我是一个FPGA初学者，关于时序约束一直不是很明白，时序约束有什么用呢？我只会全局时钟的
2012-07-04 09:45
求3525电路详细说明,越详细越好,谢谢!
2012-04-18 08:21
如题：fpga时序分析一般都做哪些分析我自己研究时序分析也有一段时间了 ，从理论到altera的timequest，差不多都了解了 ，但就是不知道一个具体的项目都要做哪些约束
2012-10-22 22:20
hi,all 硬件平台：6678，软件平台：CCS5.4 在CCS5中，怎么查看汇编指令的详细说明？ 在CCS3.3中，可以通过help->
2018-06-21 13:41
在CH368L的数据手册上，没看到有关被动操作的详细说明，请问有这方面的文档吗？我这边的需求时一侧时PC机的PCIe接口，一侧时FPGA，我希望通过被动口将FPGA采集的数据通过被动口将数据写到PC
2022-09-29 08:48
我的原理图中，我检查了所有子模块的时钟都没有缓冲区。图中的蓝线是我的时钟。我应该添加任何约束吗？我为所有顶级模块的输入和输出添加了时序约束。
2020-05-22 09:22
各位大神，我现在做一个FPGA的项目，现在verilog代码写得差不多了，通过modelsim仿真出来的数据看上去也没什么问题，然后我老板叫我做下时序分析，就是写时序约束
2016-08-12 11:19
问一下啊，在写时序约束的时候，如何根据设计的要求进行时序上的约束啊，看了好多网上的资料，说的都是有关
2023-04-23 11:42
在给FPGA做逻辑综合和布局布线时，需要在工具中设定时序的约束。通常，在FPGA设计工具中都FPGA中包含有4种路径：从
2019-11-08 07:27
那个老师详细说明一下，这个电路图，越详细越好。谢谢
2020-04-07 19:41
