SOC（System on Chip，片上系统）设计中，时钟信号的控制对于整个系统的性能和功耗至关重要。本文将带您了解SOC设计中的一种时钟控制技术——Clock Gating，通过Verilog代码实例的讲解，让您
2024-04-28 09:12
在本篇博文中，我们来聊聊“RQS_CLOCK-12”时钟设置建议以及它如何帮助达成时序收敛。
2023-07-26 09:53
FPGA中的Bank和Clock Region有什么关系？
2023-05-15 09:32
Collapse可以将Sink，ICG，Buffer等cell不展开显示，只以一个简单数字和虚线表示连接关系，下图蓝圈表示该buffer驱动了100个clock sink
2020-05-19 16:20
Discrete Jitter是由MMCM/PLL引入的，其具体数值可通过点击图2中Clock Uncertainty的数值查看，如图5所示。通常，VCO的频率越高，引入
2018-11-12 14:40
本文将使用 Clocking Wizard 文档 PG321 中的“通过 AXI4-Lite 进行动态重配置的示例”章节作为参考。
2025-05-27 10:42
SYSREF和Device Clock需要同源。而且标准中推荐，SYSREF和Device clock都采用同样的电平类型，以防止在芯片内部产生额外的偏差。
2022-12-30 11:03
开始SoC FPGA的学习路程还是蛮难的，不仅要熟悉整个的设计流程，而且还要掌握FPGA以及软件方面的知识，尤其大概看了一下后面的整体设计部分，操作起来还是较为繁琐的，以至于让人晕头转向。尽管如此
2023-03-30 10:13
如果时钟同时驱动I/O和Slice中的逻辑资源，且负载小于2000时，可通过CLOCK_LOW_FANOUT属性对相应的时钟net进行设置，最终可使工具将该时钟驱动的所有负载放置在同一个时钟域内。通过命令report_clock_utilization生成的报告可
2018-11-07 11:08
clock可以说是操作系统正常运行的发动机，整个操作系统的活动都受到它的激励。系统利用时钟中断维持系统时间、促使任务调度，以保证所有进程共享CPU资源；可以说，“时钟中断”是整个操作系统的脉搏。
2022-11-24 09:10
