本文讨论电源噪声干扰对基于PLL的时钟发生器的影响，并介绍几种用于评估由此产生的确定性抖动（DJ）的测量技术。派生关系显示了如何使用频域杂散测量来评估时序抖动行为。实验室台架测试结果用于比较测量技术，并演示如何可靠地
2023-04-11 11:06
) 频带内和频带外 (VCO) 噪声的影响。基准时钟发生器的相位噪声性能需要在PLL环路带宽内和带宽外都表现得很出色，以符合更加严格的抖动技术规格要求。
2023-04-17 10:37
系统设计师通常侧重于为应用选择最合适的数据转换器，在向数据转换器提供输入的时钟发生器件的选择上往往少有考虑。然而，如果不
2020-11-22 11:34
AD9523、AD9523-1和AD9524时钟发生器（如图1所示）由两个串联的模拟PLL组成。第一个PLL（PLL1）清除参考抖动，而第二个PLL（PLL2）产生高频相位对齐
2023-02-02 17:29
时钟合成器和时钟发生器是两种用于产生时钟信号的电子器件，它们在功能和应用上有一些区别。
2023-11-09 10:26
系统设计师通常侧重于为应用选择最合适的数据转换器，在向数据转换器提供输入的时钟发生器件的选择上往往少有考虑。
2019-08-07 17:51
一些现代双环模拟PLL集成在单个芯片上，使设计人员能够减少低频参考抖动，同时提供高频、低相位噪声输出。这节省了宝贵的PCB面积，并允许从单个相位对齐源对多个需要不同频率的器件进行
2023-01-30 15:00
随着数据转换器的速度和分辨率不断提升，对具有更低相位噪声的更高频率采样时钟源的需求也在不断增长。时钟输入面临的积分相位噪声（抖动
2014-03-25 11:38
随着数据转换器的速度和分辨率不断提高，对相位噪声更低的更高频率采样时钟源的需求也在增长。呈现给时钟输入的集成相位噪声（
2023-03-07 13:58
这是带有板上芯片（COB）的1Hz时钟发生器电路。通常，为数字时钟和计数器电路应用产生1Hz时钟的电路将IC与晶体和微调电容器等结合使用。
2022-06-07 10:43
