绝大部分的ASIC设计工程师在实际工作中都会遇到异步设计的问题，本文针对异步时序产生的问题，介绍了几种同步的策略，特别是结绳法和
2010-01-16 14:35
1. 异步时序和亚稳态2. 三态门3. 异步时序练习14. 异步时序练习
2015-11-06 09:08
时钟端，只有当时钟脉冲到来时，电路的状态才能改变。改变后的状态将一直保持到下一个时钟脉冲的到来，此时无论外部输入x有无变化，状态表中的每个状态都是稳定的。异步时序逻辑电路的特点：...
2021-07-26 08:26
摘要：FPGA异步时钟设计中如何避免亚稳态的产生是一个必须考虑的问题。本文介绍了FPGA异步时钟设计中容易产生的亚稳态现象及其可能造成的危害，同时根据实践经验给出了解决
2009-04-21 16:52
复位中的同步复位和异步复位问题：恢复时间是指异步复位信号释放和时钟上升沿的最小距离，在“下个时钟沿”来临之前变无效的最小时间长度。这个时间的意义是，如果保证不了这个最小恢复时间，也就是说这个
2022-01-17 06:08
转自知乎答主ictown_数字IC设计工程师笔试面试经典100题-有答案-陈恩1：什么是同步逻辑和异步逻辑？（汉王）同步逻辑是时钟之间有固定的因果关系。异步逻辑是各时钟之间没有固定的因果关系。同步
2021-11-11 06:13
异步桥遵循以下时序准则。 这些数字与每个功能允许的时钟周期百分比有关： ·在时钟上升沿之前，AXI输入必须有效40%。 ·AXI输出应在时钟上升沿后20%有效。 ·组合路径占用的时钟周期不超过9
2023-08-21 06:48
ASIC设计-FPGA原型验证
2020-03-19 16:15
在DCDC降压电路中存在同步整流和异步整流两种工作方式，这两种方式的工作原理图如下从上图可以看出，异步整流和同步整流的区别，就在于同步整流采用了通态电阻极低的MOSFET管代替了二极管。相比于
2021-11-12 08:07
参考中外文以及互联网资料，写一篇ASIC设计流程文章供大家参考，文中有不妥之处，还望批评指正，谢谢！
2021-07-23 09:46
