本帖最后由 eehome 于 2013-1-5 09:45 编辑 摘要：在目前的ASIC设计中，时钟信号的质量对同步数字电路的影响越来越大。如何避免时序问题给电路造成的不利影响成为设计
2012-11-09 19:04
根据波形图设计异步时序电路 急 求大神
2017-12-08 23:07
FPGA设计中的时序分析及异步设计注意事项建立时间（setup time）：是指在触发器的时钟信号上升沿到来以前，数据稳定不变的时间，如果建立时间不够，数据将不能在这个时钟上升沿被打入触发器；保持
2009-12-07 10:14
的控制器有FIFO模式，教科书写的太专业了，如下：当FIFO模式启动时，表示转换结果依次放入结果寄存器，到达最后结果寄存器时再反转。读了八百遍都没读懂，唉，估计是我智商太低了。。。。。请问谁懂这个问题（异步时序如何处理）的解决办法啊，分享出来学习学习啊，万分感谢
2016-11-02 10:36
1. 异步时序和亚稳态2. 三态门3. 异步时序练习14. 异步时序练习
2015-11-06 09:08
失败的原因不是时序或者功率的问题，而是逻辑或功能错误。为此，功能验证已经成为ASIC开发周期中一个最关键的环节，通常最耗费时间。越来越多的ASIC设计人员发现通过采用FPGA进行功能原型设计能够最好
2019-07-15 07:00
1ASIC 验证技术.................................................11.1 ASIC 设计流程
2015-09-18 15:26
时钟端，只有当时钟脉冲到来时，电路的状态才能改变。改变后的状态将一直保持到下一个时钟脉冲的到来，此时无论外部输入x有无变化，状态表中的每个状态都是稳定的。异步时序逻辑电路的特点：...
2021-07-26 08:26
和removal时序检查；异步复位同步撤离（推荐使用） 优点：能避免纯异步或纯同步复位的潜在问题。它是FPGA设计中最受欢迎的复位，Altera建议使用这种复位方法。这种复位在使用前需要同步到各个使用时
2014-03-20 21:57
的异步通信，异步通信包含MODE1/2/A/B/C/D几种模式。其中MODEA/B/C/D为扩展模式（TMGWREN=1），读/写可以使用不同的时序，读写时序分别使用X
2021-06-25 19:12
