我使用的是ad9681。由于硬件设计的问题，不能将FCO输出的频率作为fpga, fpga, fpga中的lvds 升数接收模块的输入时钟，导致接收到的数据不正确（fpga, fpga, fpga中
2023-12-20 07:13
W7-32bit。 谢谢 卡斯珀迪特里希 ＃STM8L发现，64位以上来自于谷歌翻译以下为原文 I have just purchased the STM8L-DIS
2019-02-15 15:46
我使用的是AD9681。由于硬件设计的问题，不能将FCO输出的频率作为FPGA中的LVDS接收模块的输入时钟，导致接收到的数据不正确（FPGA中接收到的数据跟AD9681输入信号不一致）。请问应该怎么使用AD9681输出的DCO、FCO，使得接收到正确数据？
2018-10-08 16:48
请问，AD9653(4通道，16位串行LVDS 1.8v模数转换器)连接FPGA，数字输出（D0±x、D1±x）根据ANSI-644标准连接到2.5v的bank，时钟输入（CLK+、CLK-）以及数字输出（DCO+DCO-FCO+FCO-）应该连接到多少v的bank？
2018-08-13 08:59
我做了一个AD9287的采样，最近在做好之后，发现数据输出速率和随路时钟DCO和FCO对不上，现象表现为，我采样时钟用的是10Mhz，设置全部是默认设置，那么根据手册，一个采样点生成8bit数据
2023-12-06 07:36
您好，如果我想使用SPC5 Connect通过CAN对MCU进行编程，我需要在SPC5 Connect和MCU之间建立什么样的连接？我目前使用的MCU是SPC560B64L7。以上来自于谷歌翻译以下
2019-05-30 09:23
AD9272的帧时钟FCO和数据时钟DCO会随着采样频率的变化而变化吗？
2023-12-14 07:09
CLK+ CLK- 是10MHz时钟，幅度在1.6v和0.5v都试过 1、为什么DCO、FCO没有高于CLK+clk-五倍的时钟输出呢？ 2、为什么不接CLK+ CLk-时钟的时候，片子的电平就是1.7V的呢？（电平是1.8V，和电源ADD之间量过没有短路） 谢谢
2023-12-19 06:12
CLK+ CLK- 是10MHz时钟，幅度在1.6v和0.5v都试过1、为什么DCO、FCO没有高于CLK+clk-五倍的时钟输出呢？2、为什么不接CLK+ CLk-时钟的时候，片子的电平就是1.7V的呢？（电平是1.8V，和电源ADD之间量过没有短路）谢谢
2018-09-26 17:02
，但问题是，最后数组63相乘这一步就是没有实现，我看网上说是时序逻辑会延后一个时钟周期导致最后一步没有加上，我试着将程序中timer==7‘d63改为timer==7‘
2017-09-13 11:02
