本帖最后由 乐乐leles 于 2019-6-5 11:07 编辑 常用与、或、非逻辑门芯片引脚图一、或门：74L
2019-05-24 08:49
”，因为当两个输入均为真（HIGH）时输出为真。然后，我们可以将2输入逻辑或门的操作定义为：“如果A
2021-01-21 08:00
”，因为当两个输入均为真（HIGH）时输出为真。然后，我们可以将2输入逻辑或门的操作定义为：“如果A
2021-01-20 09:00
输入端是15—35VDC直流三路，想通过这个或门芯片输出1路5VDC/0，手册里没有参考电路，请大神指导一下电路原理图
2022-01-21 15:48
你好。我是在FPGA上设计系统的初学者。我的fpga是XC7K325T -2 FFG900（knitex - 7系列）我想计算基本15位2输入加法器的逻辑延迟。如果我能检查AND
2020-05-25 07:28
< （VCC－Voh）/（n*Ioh＋m*Iih）（2）：RL > （VCC－Vol）/（Iol＋m*Iil）其中n：线与的开路门数；m：被驱动的输入端数.10：常用的逻辑电平·逻辑电平：有
2016-08-23 21:39
所有输入都打开时才打开输出。下面是逻辑门的真值表和绘图。 或者或门用于接收 2 个
2022-09-08 07:42
：（1）实现与或非逻辑用ｎ个OC门实现与或非逻辑的电路如图Z1120所示.因为任何一个门输入全为1时,其输出为零，而n个
2008-05-26 13:01
异成门逻辑符号图/同或门逻辑符号图
2019-10-23 03:49
如图所示，或门的一个引脚会有一个一次性的50ms脉宽的脉冲，另一个输入与输出相连接，并用1KΩ的下拉电阻接地。同时或门的输出通过1个100Ω的电阻和一个发光二极管连接，
2018-03-14 21:14
