时钟芯片AD9515的CLK与CLKB这两个引脚接差分时钟时哪个接CLK+，哪个接CLK-,还是两个怎样接都无所谓？
2023-12-12 07:23
我采用50MHz有源晶振为AD9515提供时钟源，可是其输出的LVPECL频率只有3MHz左右，请大家帮忙解答一下原因？S1~S10设置为00000010000。附件QQ截图20150331091807.png36.
2018-10-08 10:32
你好，ADI工程师；请教用FPGA控制AD9233，时钟芯片用AD9515；想请教的问题是：外部数字触发信号输入到FPGA，识别后，启动AD采样；这个启动AD9233是怎么操作的；是控制AD9515
2018-10-25 09:23
之前已经复制到sd.。现在我唯一的问题是：两个预分频器只将一个输入时钟除以2（多次）。那么这两个预
2019-11-07 10:00
我想对2GHz的正弦波（相位噪声很低）进行16分频，分频出来的125M信号输入给FPGA，想选用ADi的分频器实现分频功能，我有以下几个问题：1.我查了ADi的
2019-01-11 13:39
原本打算使用FPGA的PLL输出端口得到AD的输入时钟，但发现FPGA的时钟输出jitter过大（600ps）,远大于得到优秀SNR所需的抖动水平如图为AD9233的推
2018-11-02 09:25
转换器提供2.5 GHz的采样时钟。接着通过使用5350–244 Picosecond Pulse Labs功率分配器，将单一输出分成
2018-09-03 14:48
中从电子设计的外围器件逐渐演变为数字系统的核心。伴随着半导体工艺技术的进步，FPGA器件的设计技术取得了飞跃发展及突破。分频器通常用来对某个给定的时钟频率进行分频，以得到所需的
2019-10-08 10:08
;gt; 数据表这将打开相同的数据表 (DS6876)，其中显示 16 KB 的 RAM（我们在这里期望 32 KB）太混乱了。我认为这里有两个错误。MCU 选择器应为
2023-01-13 09:16
PWM预分频器、分频器和定时器的分辨率是多少？
2020-12-07 06:07
