结合高速嵌入式数据采集系统，提出一种基于CvcloneⅢ FPGA实现的异步FIFO和锁相环（PLL）结构来实现高速缓存，该结构可成倍提高数据流通速率，增加数据采集系统的实时性。采用FPGA设计
2021-04-30 06:19
的可编程逻辑器件EPM7256A完成对数据的缓存和传输的各种时序控制以及开关量采样时序、路数判别。采用FIFO器件作为高速A／D与DSP处理器间的数据缓冲，有效地提高了处理器的工作效率。
2020-12-31 07:52
发现USB设备的例子中 FIFO IN的空中断总是关闭的，这样怎么判断何时可以继续往FIFO中写数据呢？？我这边的实现是打开相应FIFO IN的空中断，在空中断中调用USBDev_WR_FIFOx
2022-05-19 06:27
本文介绍了一种利用外部SRAM和CPLD构成的廉价、高速、大容量先进先出缓冲器FIFO的设计方法。
2021-04-09 06:12
ADC08200可工作在10M~230MHZ之间的频率, 请问TI有没有一款FIFO可以与ADC08200通信?好像最高速率的也只有166MHZ??
2025-02-08 08:37
系统是ALTERA FPGA 采集高速AD数据 与STM32通信， 在 QUARTUS II 9.0 工程导入了FIFO，只进行了元件例化，就是在原来VHDL代码中加入 FIFO 端口定义和映射语句
2019-03-14 06:35
我原有的（QUARTUS II）工程，主要是AD驱动状态机，基本配置没问题，接上电路板，调试的数据也没问题，为了把高速AD数据给STM32处理，在这个工程中导入了FIFO IP核，定义了FIFO
2019-04-24 05:22
在Siga-S16开发板使用ddr2操作读写数据时 怎么判断读写数据命令是否执行完毕 如果根据fifo的输出count进行读写数据命令的发送 要求高速时会出错 目前只能自己加延时等待 降低速度保证数据的正确 请教怎么提速啊
2013-07-11 19:47
本32X8 FIFO的设计，采用了双体存储器的交替读写机制，使得在对其中一个存储器写操作的同时可以对另一个存储器进行读操作;对其中一个存储器读操作的同时可以对另一个存储器进行写操作。实现了高速数据缓冲，速度比单体存储器的FI
2021-04-26 06:54
，影响系统可靠性，要进一步提高系统实时性，必须研究开发高速嵌入式雷达信号采集系统。这里结合高速嵌入式数据采集系统，提出一种基于CvcloneⅢFPGA实现的异步FIFO和锁相环(PLL)结构来实现
2019-08-21 06:56
