在很多Vivado的高速接口的IP中，比如Ethernet、PCIe、SRIO的设置中，都会有个Shared Logic的页面。可能很多同学并没有很关注这个页面，直接默认设置就完事了。但其实这个页面的内容也是非常有用
2022-08-02 09:03
IP核验证平台采用6层板PCB设计，使用独立的外部时钟同步芯片，可以为PCI及其它接口提供稳定的零延迟时钟系统电路，满足PCI总线的时钟要求，使验证平台高速，稳定，可靠的工作。
2012-01-17 14:02
对于IP核输出数据的解析最好的工具就是其自带的仿真文件，里面既将接收的数据进行了解析，又将发送给IP核的数据进行了封装，这对于了解数据结构和协议是十分有帮助的，以太网如此，pcie、ram、fifo等其它IP也如此，
2018-07-09 14:07
本文为电子设计工程师提供了在不影响传输/接收性能或干扰产品尺寸限制的情况下保护高速接口的建议。
2022-04-25 16:15
用户可以使用IP集成器连接IP模块创建复杂的系统设计。通过接口构建基于模块的设计，一般情况下接口包含多个总线和大量的信号线。因此，为了方便在硬件上调试那些包含大量
2018-04-18 15:28
I2C器件接口IP核的CPLD设计 根据单片机I2C串行扩展的特点，在EDA软件MaxplusII的环境下，利用AHDL语言，建立IP核。此设计利用状态机实现，在给出设计的同时详细说明
2009-03-28 16:21
XSTC_8B10B IP(XSTC:XiST Transmission Channel)是智多晶开发的一个灵活的，轻量级的高速串行通信的IP。IP在具备SerDes（
2025-04-03 16:30
景芯SoC训练营有同学问Verdi如何加载task函数里面的波形，这里以高速图像接口MIPI为例，给大家介绍下吧。
2023-11-18 16:59
随着高速数字系统的发展，高速串行数据被广泛使用，内嵌高速串行接口的FPGA也得到大量应用，相应的高速串行信号质量的测试也
2020-07-10 10:11
首先对本次工程进行简要说明：本次工程使用AXI-Full接口的IP进行DDR的读写测试。在我们的DDR读写IP中，我们把读写完成和读写错误信号关联到PL端的LED上，用于指示DDR读写
2022-07-18 09:53
