静态时序分析简称STA，它是一种穷尽的分析方法，它按照同步电路设计的要求，根据电路网表的拓扑结构，计算并检查电路中每一个DFF（触发器）的建立和保持时间以及其他基于路径
2019-09-01 10:45
静态时序分析简称STA，它是一种穷尽的分析方法，它按照同步电路设计的要求，根据电路网表的拓扑结构，计算并检查电路中每一个DFF(触发器)的建立和保持时间以及其他基于路径
2022-09-27 14:45
引言 在同步电路设计中，时序是一个非常重要的因素，它决定了电路能否以预期的时钟速率运行。为了验证电路的时序性能，我们需要进行 静态时序
2023-06-28 09:38
建立时间；保持时间；建立时间裕量；保持时间裕量
2018-12-01 08:20
假设前级Flip-Flop的讯号由1变0，计算第2条Path终点的AT。
2017-02-11 12:12
在制程进入深次微米世代之后，晶片（IC）设计的高复杂度及系统单晶片（SOC）设计方式兴起。
2017-02-11 11:59
除了Clock之外，对于电路其他输出输入端点及其周边的环境（Boundary Condition）也要加以描述。
2017-02-11 12:07
正如“聚合”的意思（字典）“两个或多个事物聚集在一起的发生”。所以我们可以假设它也与 2 个时钟路径聚集在一起有关。 （了解时钟路径请参考另一篇博客-静态时序分析基础：第1部分“
2023-08-08 10:31
PrimeTime 进行静态时序分析时把整个芯片按照时钟分成许多时序路径。路径的起点是时序单元的输出引脚或是设计的输入端
2018-06-22 14:40
先进工艺不再wire load model进行静态时序分析，否则综合结果与后端物理电路差距很大，因此DC综合工具也进行了多次迭代
2024-02-22 10:35
