您曾设计过具有分数频率合成器的锁相环（PLL）吗？这种合成器在整数通道上看起来很棒，但在只稍微偏离这些整数通道的频率点上杂散就会变得高很多，是吧？如果是这样的话，您就已经遇到过整数
2018-09-06 15:11
小弟正在调试一款X波段（9.6-10.8GHz）的锁相环，采用的是内部集成VCO的HMC778LP6CE芯片。在调试中，我发现在距中心频率50Hz整数倍的频率处有很多杂散，请问各位大神这些
2014-07-21 15:47
您好，请问我在做ADF4356锁相环时发现在PFD谐波处有较强杂散，高达-75dBc，可以看成就是整数边界杂
2019-02-15 13:26
参考输入为245.76MHz/0dBm，输出61.44MHz附近给锁相环做参考，可是输出一直有杂散。我改用信号源直接给锁相环提供参考就没有
2018-12-25 11:41
小数分频器整数边界杂散问题的提出小数分频器整数边界杂散的优化设计
2021-04-19 08:32
应用，选择4应该也可以。但是设计软件提示error 405。但随后在更改寄存器烧录STM32后，锁相环却输出正常。请问老师们，这个错误很matter嘛？对于锁相环杂散是
2018-07-27 09:25
我的参考频率为80MHz，鉴相频率为160MHz，现在杂散为80 的整数倍，是否为整数边界杂散？如何降低整数
2024-11-11 08:02
我使用ADF4351,其输出在中心频率偏移184k附近有杂散输出,通过减小环路带宽,减小充电电流等,杂散有一定的降低, 此时带来靠近中心频率出的噪声升高,通过对比不同的
2018-10-12 09:24
整数边界杂散不受欢迎的原因有哪些？如何改变PFD频率？怎样将ADIsimFrequencyPlanner应用到宽带VCO里？
2021-04-12 06:28
本文针对一款应用于大规模集成电路的CMOS高频锁相环时钟发生器，提出了一种可行的测试方案，重点讲述了锁相环的输出频率和锁定时间参数的测试，给出了具体的测试电路和测试方法。对于应用在大规模电路系统中的锁相环模块，该测试
2021-04-21 06:28
