例如，若是鉴相器频率为100MHz，输出频率为2001MHz，那么整数边界杂散将为1MHz的偏移量。在这种情况下，1MHz还是可以容忍的。但当偏移量变得过小，却仍为非零值时，分数
2022-11-18 07:51
本帖最后由 gk320830 于 2015-3-7 20:18 编辑 锁相环的原理,特性与分析所谓锁相环路，实际是指自动相位控制电路（APC），它是利用两个电信号的相位误差，通过环路自身调整作用，实现频率准确跟踪的系统，称该系统为
2008-08-15 13:18
一、内容继续无霍尔的学习，根据原理及仿真，了解相关原理和实现方法。二、知识点1.基于锁相环的转子位置估计反正切函数的转子位置估算由于是根据估算的扩展反电动势进行计算的，但是由于滑模控制在滑动模态下
2021-08-27 06:54
在使用K60的过程中发现自己pllinit（）不清楚，才发觉自己锁相环的概念还不懂，so，赶紧补补……锁相环（PLL: Phase-locked loops）是一种利用反馈（Feedback）控制
2021-11-04 08:57
有没有大神有用Verilog代码写的数字锁相环程序呀，求 。谢谢
2017-07-05 22:54
本帖最后由 gk320830 于 2015-3-7 16:40 编辑 高速数字锁相环的原理及应用
2012-08-17 10:47
新版AD公司锁相环仿真软件
2013-07-20 21:44
数字锁相环设计源程序PLL是数字锁相环设计源程序, 其中, Fi是输入频率(接收数据), Fo(Q5)是本地输出频率.目的是从输入数据中提取时钟信号(Q5), 其频率与数据速率一致, 时钟上升沿锁定在数据的上升和下降沿上；顶层文件是PLL.GDF
2009-12-18 10:37
简介设计并调试锁相环(PLL)电路可能会很复杂，除非工程师深入了解PLL理论以及逻辑开发过程。本文介绍PLL设计的简易方法，并提供有效、符合逻辑的方法调试PLL问题。仿真如果不在特定条件下进行仿真
2017-03-17 16:25
第十七章IP核之PLL实验PLL的英文全称是Phase Locked Loop，即锁相环，是一种反馈控制电路。PLL对时钟网络进行系统级的时钟管理和偏移控制，具有时钟倍频、分频、相位偏移和可编程
2022-01-18 09:23
