小弟正在调试一款X波段（9.6-10.8GHz）的锁相环，采用的是内部集成VCO的HMC778LP6CE芯片。在调试中，我发现在距中心频率50Hz整数倍的频率处有很多杂散，请问各位大神这些
2014-07-21 15:47
您曾设计过具有分数频率合成器的锁相环（PLL）吗？这种合成器在整数通道上看起来很棒，但在只稍微偏离这些整数通道的频率点上杂散就会变得高很多，是吧？如果是这样的话，您就已经遇到过整数
2018-09-06 15:11
，二者表现出差不多的杂散性能。一个通用的规则是，在200kHz的信道间隔以下，小数分频的杂散性能优于整数分频。小数分频的锁相环
2017-04-27 15:58
需要良好的频率规划，以避开大的杂散出现。所以使用起来，难度较大。整数分频的锁相环就没有这种限制，容易使用。 从锁定时间上来讲，小数分频锁相环通常比整数分频的
2019-01-16 12:27
应用，选择4应该也可以。但是设计软件提示error 405。但随后在更改寄存器烧录STM32后，锁相环却输出正常。请问老师们，这个错误很matter嘛？对于锁相环杂散是
2018-07-27 09:25
锁相环 (PLL) 和压控振荡器 (VCO) 输出特定频率的RF信号，理想情况下此信号应当是输出中的唯一信号。但事实上，输出中存在干扰杂散信号和相位噪声。本文讨论最麻烦的杂
2019-10-11 08:30
您好，请问我在做ADF4356锁相环时发现在PFD谐波处有较强杂散，高达-75dBc，可以看成就是整数边界杂
2019-02-15 13:26
参考输入为245.76MHz/0dBm，输出61.44MHz附近给锁相环做参考，可是输出一直有杂散。我改用信号源直接给锁相环提供参考就没有
2018-12-25 11:41
例如，若是鉴相器频率为100MHz，输出频率为2001MHz，那么整数边界杂散将为1MHz的偏移量。在这种情况下，1MHz还是可以容忍的。但当偏移量变得过小，却仍为非零值时，分数
2022-11-18 07:51
我的参考频率为80MHz，鉴相频率为160MHz，现在杂散为80 的整数倍，是否为整数边界杂散？如何降低整数
2024-11-11 08:02
