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1.AXI简要介绍 AXI全称(Advanced eXtensible Interface)，主要描述了主设备和从设备之间的数据传输方式。适合高带宽低延时设计，无需复杂的桥就能实现高频操作，能满足大部分器件的接口要求，提供互联架构的灵活性与独立性。 (1)AXI总线 总线是一组传输通道，是各种逻辑器件构成的传输数据的通道，一般由数据线、地址线、控制线等构成。在ZYNQ中支持三种AXI总线。 ●AXI4: 主要面向高性能地址映射通信的需求，允许最大256轮的数据突发传输。 ●AXI4-Lite: 是一个轻量级的，适用于吞吐量较小的地址映射通信总线，占用较少的逻辑资源。 ●AXI4_Stream:面向高速流数据传输，去掉了地址项，允许无限制的数据突发传输规模。 三种总线的组成如下所示，其中AXI与AXI_Lite有相同的组成部分： (2)AXI接口 接口是一种连接标准，又常常被称之为物理接口。这里有三种接口分别为AXI_GP(4个)、AXI_HP(4个)、AXI_ACP(1个)，ZYNQ主要的连接如下： ②Mem :flash存储接口，包括SRAM,NAND,SPI这三种。 ③EMIO :由于MIO管脚有限，PS端可以通过EMIO访问PL端引脚。 ④GP :通用AXI接口，用来实现一般主从互联、数据交互，不用于高性能。 ⑤HP :是高性能/带宽的标准接口，主要用于PL访问PS上的存储器。 ⑥ACP : PL端可以直接从PS的Cache中拿到CPU计算的结果，延时低 ⑦DMA :DMA控制接口，用于控制高速数据传输的通道。 (3)AXI协议 AXI所采用的是一种READY，VALID握手通信机制，简单来说主从双方进行数据通信前，有一个握手的过程。传输源产生VLAID信号来指明何时数据或控制信息有效。而目地源产生READY信号来指明已经准备好接受数据或控制信息。传输发生在VALID和READY信号同时为高的时候。如下图所示： AXI的读写状态跳转就是基于几个传输通路的VALID和READY信号握手跳转的过程。 其中写操作的信号依赖关系如下： ①在写状态，master将AWVALID拉高。 ②slave收到AWVALID后，将AWREADY拉高，持续到写完，master收到AWREADY拉高的信号后，将AWVALID拉低。 ③AWADDR在AWVALID为高时给定对应地址。 ④slave收到WVALID信号为高时，把WREADY信号拉高，保持一个周期，写入数据。 ⑤BRESP和BVALID都由slave控制，当收到写的数据后，BVALID拉高。 ⑥当master收到BVALID拉高的信号时，BREADY拉高，写传输完成。 读操作的依赖关系如下： ②slave收到ARVALID信号后，将ARREADY拉高，持续到读完，master收到ARREADY拉高的信号后，将ARVALID拉低。 ③ARADDR在ARVALID为高时给定对应地址。 ④RREADY信号收到RVALID信号为高时拉高，保持一个周期，读出数据。 2.系统结构 这里通过如下的系统框图来实现PL和PS之间的数据传输： 主要实现以下的功能：PS端把数据写入RAM中，然后PL端通过AXI总线(这里使用AXI4_Lite)把数据从RAM中把数据读出来，进行相应的处理；PL端通过AXI(这里使用AXI4_Lite)总线把数据写入RAM中，PS端从RAM中读取数据。 3.PL端 (1)首先创建一个Block Design，加入以下IP核： IP核的设置为： ①processing_system7 PS-PLConfiguration中打开AXI_GP0接口。 MIOConfiguration中Bank1 I/O Voltage 选择1.8V。 ClockConfiguration中FCLK_CLK0设置为100MHz。 DDRConfiguration 中需要根据自己的芯片型号进行选择、设置，如果不对应，则程序无法运行。 ②axi_bram_ctrl AXIProtocol选择AXI4LITE。 Numberof BRAM interface选择1。 ③blk_mem_gen Mode选择BRAM Controller。 MemoryType选择True Dual Port RAM。 ④axi_gpio GPIO选择 ALL Outputs；width选择2。 设置完成之后，我们为axi_bram_ctrl_1创建端口，右键S_AXI，选择Create interface port，name设置为s_axi_lite，mode选择SLAVE，点击OK；同时为axi_gpio_0创建输出端口，Port name 设置gpio，点击OK。然后点击页面上方的Run Connection Automation，最后的结果如下： 设置完之后需要对不同的模块分配地址，右键选择Auto Assign Address： 然后点击下图中左侧第二个打✔的图标，出现以下提示表示设置的原理图没有问题。 然后右键system，创建顶层例化文件，把设置的原理图当做一个IP核例化使用。 (2)PL端我们还需要通过AXI总线往Block RAM中写入和读取数据，这就需要PL端写AXI的控制逻辑，根据以上分析，设计AXI读写状态时序如下： 状态设计 其中rd_en和wr_en是由PS端给出，控制PL端是写还是读，结束条件指的是写入或读出的个数，也就是每次写入或读出数据的个数控制，这里使用计数器控制，每次写入或读出的长度为32，写入的数据为0-31。 AXI读时序 以上从机的响应信号均为假设收到valid信号后拉高，根据以上时序编写Verilog代码，然后产生Bit文件，Launch SDK进入软件编程界面。 4.PS端 创建一个新的工程，首先给出写使能信号，让PL端往BRAM中写入数据，然后PS端读取数据。 上述GPIO控制，实际就是向PL端发送一个脉冲(GPIO[1]由0->1->0)使能信号,GPIO[0]为0是写状态，为1是读状态。在Vivado波形中，可以看到数据以递增的形式在写入。 在PS端读取BRAM中的数据, 可以看到数据是一致的。 然后PS端向BRAM中写入递减数据 从波形上可以看到PL端读取的数据也是正确的

2023-11-03 10:51

1、为了获得具有良好稳定性的反馈电路，通常要求在反馈环外面使用一个小电阻或扼流圈给容性负载提供一个缓冲。 2、积分反馈电路通常需要一个小电阻（约 560 欧）与每个大于 10pF 的积分电容串联。 3、在反馈环外不要使用主动电路进行滤波或控制 EMC 的 RF 带宽，而只能使用被动元件（最好为 RC 电路）。仅仅在运放的开环增益比闭环增益大的频率下，积分反馈方法才有效。在更高的频率下，积分电路不能控制频率响应。 4、为了获得一个稳定的线性电路，所有连接必须使用被动滤波器或其他抑制方法（如光电隔离）进行保护。 5、使用 EMC 滤波器，并且与 IC 相关的滤波器都应该和本地的 0V 参考平面连接。 6、在外部电缆的连接处应该放置输入输出滤波器，任何在没有屏蔽系统内部的导线连接处都需要滤波，因为存在天线效应。另外，在具有数字信号处理或开关模式的变换器的屏蔽系统内部的导线连接处也需要滤波。 7、在模拟 IC 的电源和地参考引脚需要高质量的 RF 去耦，这一点与数字 IC 一样。但是模拟 IC 通常需要低频的电源去耦，因为模拟元件的电源噪声抑制比（PSRR）在高于 1KHz 后增加很少。在每个运放、比较器和数据转换器的模拟电源走线上都应该使用 RC 或 LC 滤波。电源滤波器的拐角频率应该对器件的 PSRR 拐角频率和斜率进行补偿，从而在整个工作频率范围内获得所期望的 PSRR 。 8、对于高速模拟信号，根据其连接长度和通信的最高频率，传输线技术是必需的。即使是低频信号，使用传输线技术也可以改善其抗干扰性，但是没有正确匹配的传输线将会产生天线效应。 9、避免使用高阻抗的输入或输出，它们对于电场是非常敏感的。 10、由于大部分的辐射是由共模电压和电流产生的，并且因为大部分环境的电磁干扰都是共模问题产生的，因此在模拟电路中使用平衡的发送和接收（差分模 式）技术将具有很好的 EMC 效果，而且可以减少串扰。平衡电路（差分电路）驱动不会使用 0V 参考系统作为返回电流回路，因此可以避免大的电流环路，从而减少 RF 辐射。 11、比较器必须具有滞后（正反馈），以防止因为噪声和干扰而产生的错误的输出变换，也可以防止在断路点产生振荡。不要使用比需要速度更快的比较器（将 dV/dt 保持在满足要求的范围内，尽可能低）。 12、有些模拟 IC 本身对射频场特别敏感，因此常常需要使用一个安装在 PCB 上，并且与 PCB 的地平面相连接的小金属屏蔽盒，对这样的模拟元件进行屏蔽。注意，要保证其散热条。

2020-06-09 07:36