您好 我想做一個利用ad9361本振來推動整個系統之設計 目前架構是打算先用FPGA純邏輯模擬SPI寫入 先驅動ad9361本振 利用這個40Mhz本振來跑系統之後再跑no OS driver 請問這個方法是否可行?? 或是我把全部driver都配置成FPGA純
2018-08-20 06:30
這個評估版要如何使用呢？ 除了要接上USB 外，是不是要接上額外5v 用作芯片的邏輯？ 感謝
2023-12-04 06:36
電壓量測電路之需求規格如下：1. 可偵測被測電壓源之斷線2. 被測電壓範圍0~5V3. 已找到有機會
2018-10-10 14:30
加入一個數值輸入控件，我輸入一個數值，點擊一個按鈕后，該數值控件機鎖定輸入的值並且不能對其修改，只有解鎖按鈕后才能對其值進行編輯。{:4_114:}多謝指教！！！
2013-11-20 11:45
我第一次自己做這種MCU的板子...之前都是直接用別人做好的板子...然後在自己做周邊電路的板子...我想說作一塊最小系統板當作主板...底板的周邊就可以用自己實驗室的
2019-05-24 00:21
上網找到個叫"先合後關"的譯名, 在淘寶卻什麼也找不到.不知這東西該叫什麼名字?用途: 原先想通過一片3.3v升5v的模組用一粒鋰電供電給我的RPi
2017-05-18 14:34
有2个文件 pc.v : 读指令 id.v : 译码 pineline ：流水线控制 id.v { ... //当前读取的4字节指令 input wire[31:0] inst; //流水线控制标志 input wire[8:0]flg_pineline; ... //------------------------------------ //以下用c表达 //当前指令，假设指令最大长度 12*4=48字节 unsiged char * cur_pc= malloc(48); //下一条指令，假设指令最大长度 12*4=48字节 unsiged char * next_pc = malloc(48); //全局变量，如果一条指令读取完成 //如果10字节的指令，要分3次， //期间每次都是 false，最后完成是 true flg_inst_complete; //指令总长度 inst_tot_len; //本次读取指令的长度(如：10自己指令， //前2次为4字节，最后一次读取的指令 //长度为2字节,另外2字节为下一指令的） inst_cur_len; //指令剩余长度 inst_left_len; //cur_pc[cur_pos] int cur_pos ; ........ 译码分析 ......... //最后 for(i=inst_cur_len；i>0; i--) { cur_pc[cur_pos] = inst[i]; cur_pos++; } //读取12字节，有10字节是当前指令， //2字节为下一条指令 if(flg_inst_complete == true) { cur_pos = 0; for(i=(32 - inst_cur_len)；i>0; i--) { next_pc[cur_pos] = inst[i]; cur_pos++; } } //----------------------------------- } 问题： 1）以上c逻辑如果用 verilog hdl 表达，该如何写？ 2）全局变量的初始值（flg_inst_complete=true， inst_len_dword_cnt=0）该怎样赋值？ 在c里简单，main函数里赋值即可； 但在verilog hdl里，该怎样做？
2015-09-23 15:12
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2013-03-09 00:18
我在公司之前干java的，现在一段时间都没项目了，公司希望我能学习一下嵌入式，目前业务是做充电器这块，毫无头绪，有一些c，c++基础
2020-07-28 01:44
電荷泵的基本原理是什么？怎样去设计一种電荷泵電路呢？
2021-11-11 06:52
