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    设置信号发生器在特定功率下输出CW音,根据我的数学方程,ADC会产生–1 dBFS信号。不过,我看到了–15 dBFS信号!谁消耗了我所有的dB?

    2018-05-20 09:06

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    之前在玩FPGA时,对于一个系统工程,当逻辑电路设计完成之后,一般会先拿给Vivado/Quartus先去跑一般综合,然后去获取所有的跨时钟路径,在ASIC里,基本也是拿EDA工具去分析获取。今儿个搞个小demo,看在SpinalHDL当设计做完后,如何一键提取整个工程里

    2023-09-15 14:06

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    首先我们明确下什么叫做热部署,热部署是在不重启 java 虚拟机的前提下,自动更新 class 的行为,从而更新整个运行时的逻辑。 在 java 开发领域,热部署一直是一个难以解决的问题,java 虚拟机理论上只能实现方法体的修改热部署,对于整个类结构的更改,仍然需要重启虚拟机,对类重新加载才能完成更新操作。

    2022-11-23 11:47

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    最近一个客户使用Vivado里面的ScalerIP做设计,碰到了一个奇怪的问题。过程是这样的,为了尽快熟悉scalerIP的用法,他在vivado里面搭建了一个最基本的仿真环境,scalerIP被配置成1:1的放大模式,固定分辨率,固定参数,输入输出都是axistream接口。

    2017-03-27 10:08

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    定制化设计工具包含多种内建DRC工具,辅助版图工程师放上多边形。在这些“工具内”DRC检查程序里最著名的是Cadence的DIVA工具,但所有的定制化工具都具备相似的功能,比如SpringSoft的Laker工具有“基于规则的设计”,Synopsys的Custom Designer有Smart DRD.

    2019-09-19 14:29

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    2018-06-13 16:20

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    2019-12-07 10:59