我现在有个设计使用的AD2428, 做为middle Slave node.通过TDM连接到DSP上。 TDM BCLK, FS都是有AD2428提供，我想详细了解下做为slave的AD2428是如何还原出来BCLK,FS的，还有
2023-11-28 06:58
请问从模式PCM的fs和bclk应该怎么设置。我自己理解8k的采样率8bit的数据，bclk应该是8*8000=64k，然后根据采样定理bclk应该设置成32khz不知道对不对
2023-06-28 08:22
请问从模式PCM的fs和bclk应该怎么设置。我自己理解8k的采样率8bit的数据，bclk应该是8*8000=64k，然后根据采样定理bclk应该设置成32khz不知道对不对
2023-08-21 06:20
请问从模式PCM的fs和bclk应该怎么设置。我自己理解8k的采样率8bit的数据，bclk应该是8*8000=64k，然后根据采样定理bclk应该设置成32khz不知道对不对
2023-06-13 06:22
如题 MCLK=12.288MHz; P=1 R=1 J.D=7.3500 MDAC=4 NDAC=4 DOSR=128 BCLK-N=8 为什么产生的BCLK不是705.6KHz呢？ 是哪里配置错了吗
2024-11-04 07:56
设置的是8k采样16bit量化 。 按道理BCLK应该是8*16*2=256k。但是我用master模式下BCLK输出的是3.072MHz（我用的晶振是12.288M）
2024-10-25 06:12
请教一下，有的数字功放的MCLK可以用BCLK来代替，想知道是什么原理，为什么可以替代，会有什么影响吗？
2024-11-05 07:41
如何配置 SAI2 (imx8qm) 的时钟，使其在 [ESA1_SCKT] SAI2_RXC (BALL AY10) 上作为 BCLK 输出？DTB 文件条目？我使用 [ESA1_TX1
2023-03-15 08:19
SAI_TX_BCLK 这个管脚意思就只能选择其中的一种功能是吗？复用的。
2021-12-31 06:01
、21479配置DAI SRU直接将1466过来的BCLK、FSYNC引脚信号内部分别路由到 ADC和AMP芯片对应的BCLK、FSYNC引脚上。 调试发现以下问题： 有时候系统上电，21479虽然能采集到
2023-11-28 06:00
