SDF文件是在VCS/NC-Verilog后仿真运行时将STD/IO/Macro门级verilog中specify的延迟信息替换为QRC/Star-RC抽取的实际物理延时信息，所以如果SDF文件
2023-12-18 09:56
相对于RTL仿真，门级仿真占用的计算资源虽然很多，但是在静态时序检查（STA）工具普遍应用之前，带时序的动态门级仿真几乎可以说是唯一的timing sign-off手段了。
2023-06-08 10:07
本文接着解析SDF3.0的Timing Checks Entries、Timing Environment Entries两个部分。
2024-04-16 11:08
这是相对于数字前仿来说的。从概念上来说，数字验证包含两方面的内容，数字前仿和数字后仿。
2023-03-15 14:51
后仿出现了x态，前仿过了。现在还没带sdf呢，考虑是异常的warning，但我警告太多了。。。有的警告有一百多个，截图如下。各位大神帮忙看下，是哪种警告让我后
2016-05-30 16:10
是指在芯片设计过程中，对电路的功能和性能进行仿真验证的环节。它主要关注电路的功能性、时序和功耗等方面，以确保设计的正确性和可行性。前仿真通常在物理布局之前进行，因此也称为静态时序分析或网表级仿真。 后仿真：后
2023-12-13 15:06
做pex时选择了calibreview格式，然后生成了一个叫做calibre的cell view。之后关于怎么做后仿从资料中找到了两种方法。第一种是直接在这个calibre的cell view中进
2021-06-24 07:08
我们知道，Verdi横空出世，大大加速了数字设计验证的debug的效率，verdi波形格式是fsdb，压缩率高，逐步取代了VCD波形，但是有些芯片设计环节仍然需要VCD。
2023-08-12 10:02
一款仿捕兽器的大功率后级电路相关资料分享
2021-05-24 07:33
Android 仿Mac的Dock
2017-03-19 11:24
