任何事情的选择很难是各个方面都会带来优势，所以需要结合自己的项目去权衡应该优化那些方面，哪里是关键的设计，那么选择优化该方向。相关建议可以在文件dpo_reco.csv打开查看。
2024-03-08 14:02
几乎所有的芯片设计、芯片验证工程师，每天都在和VCS打交道，但是由于验证环境的统一化管理，一般将不同的编译仿真选项集成在一个文件里，只需要一两个人维护即可。所以大部分人比较少有机会去深入地学习VCS的仿真flow。基
2023-01-10 11:20
Icarus Verilog（以下简称iverilog ）号称“全球第四大”数字芯片仿真器，也是一个完全开源的仿真器。
2022-08-15 09:11
本节旨在通过给定的工程实例“按键开关控制LED”来熟悉Xilinx ISE软件的基本操作、设计、编译及仿真流程。同时使用基于Xilinx FPGA的开发板将该实例进行下载、验证及调试，完成工程设计的硬件实现，熟悉Xilinx FPGA开发板的使用及配置方式。
2017-11-22 15:31
VHDL和verilog各有优点，选择一个，建议选择verilog。熟练使用设计软件，知道怎样编译、仿真、下载等过程。起步阶段不希望报一些培训班，除非你有钱，或者运气好，碰到一个水平高、又想把自己的经验和别人共享的培训老师，不然的话，培训完后总会感觉自己是一个冤大
2018-04-19 09:05
VCS的仿真选项分编译（compile-time）选项和运行（run-time）选项。编译选项用于RTL/TB的编译，一遍是编译
2024-01-06 10:19
modelsim仿真详细过程（功能仿真与时序仿真）.ModelSim不仅可以用于数字电路系统设计的功能仿真，还可以应用于数字电路系统设计的时序
2017-12-19 11:14
ModelSim不仅可以用于数字电路系统设计的功能仿真，还可以应用于数字电路系统设计的时序仿真。 ModelSim的使用中，最基本的步骤包括创建工程、编写源代码、编译、启动仿真
2018-12-29 11:35
当RTL代码修改较少时，使用增量编译功能可以提高工程的编译速度，Incremental Compile增量编译是Vivado提供的一项高阶功能。目的旨在当设计微小的改变时，重用综合和布局布线的结果，缩短
2019-01-22 17:27
增量式编译（Incremental Compilation）是ALTERA为解决大容量FPGA设计编译时间太长的问题给出的一个新式工具！在本文中我们将阐述QIC在缩短编译时间方面的作用。
2012-12-25 11:26
