FPGA中组合逻辑门占用资源过多怎么降低呢？有什么方法吗？
2023-04-23 14:31
为什么FPGA可以用来实现组合逻辑电路和时序逻辑电路呢？
2023-04-23 11:53
集成电路编码器和译码器的工作原理即逻辑功能是什么？如何利用逻辑门去实现一种集成电路编码器呢？如何利用译码器进行组合逻辑电路的设计呢？
2021-11-03 06:55
本帖最后由 inception1900 于 2015-11-16 14:51 编辑 tmp，tmp_num 是std_logic_vector(15 downto 0),tmp输入，tmp_num 输出，如何消除下面VHDL描述组合逻辑出现的竞争（不采用时钟
2015-11-16 14:50
组合逻辑电路的基本模块是什么？时序逻辑电路怎样进行工作的？
2021-09-18 09:19
ISE中的PAD TO PAD CONSTRAINT 是否是包括输入输出的pad时延之和再加上输入输出之间的组合逻辑的时延？还是只是输入输出之间的组合逻辑的时延？
2019-09-19 05:55
我的代码通道得到了奇怪的逻辑，而且有些人认为它很明显，因为某些地方的组合逻辑太多了。我更改了一些代码并添加了少量DFF，然后逻辑似乎是正确的。但我想知道为什么我的期间约
2019-05-15 06:42
Altera cyclone IV E 一个组合逻辑耗时多少一个与门、或门、多路器分别耗时多少？C6能C8这两个速度等级分别是多少
2019-05-06 08:31
Verilog程序模块的结构是由哪些部分组成的？如何去实现时序逻辑电路和组合逻辑电路的设计呢？
2021-11-03 06:35
如题，组合逻辑中的always后面的敏感事件表是高电平触发还是电平发生翻转的时候触发？感觉两者说法都过的去，求正确的说法。
2017-06-08 11:00
