定制化设计工具包含多种内建DRC工具，辅助版图工程师放上多边形。在这些“工具内”DRC检查程序里最著名的是Cadence的DIVA工具，但所有的定制化工具都具备相似的功能，比如SpringSoft的Laker工具有“基于规则的设计”，Synopsys的Custom Designer有Smart DRD.
2019-09-19 14:29
随着流程节点的缩小，复杂性、成本和整体风险也在增加。曾经可以接受的工艺可变性现在随着工作电压的降低而成为一个关键项目。简单地增加设计裕量会使芯片失去竞争力。曾经被忽视的物理效应现在也变得至关重要。互连的影响不能再基于简单的电路拓扑进行建模。布局工具必须具有时序感知能力，时序分析工具必须能够识别布局。
2023-05-24 17:58
在移动计算时代，片上系统（SoC）的设计已经变得更为复杂，因为在设计过程中面临着诸多挑战，如需遵循针对高级流程节点的复杂设计规则，需采用低功率电路设计技术，并放大电路的尺寸。## 与现有的其他技术相比较，Voltus集成电路电源完整性分析解决方案在性能、准确度和设计收敛方面均有所提高。##如果像IR压降和电迁移这样的电源完整性问题没有得到解决，可能会导致硅故障。
2014-01-24 13:44
在电子设计领域，验证电路设计一直富有挑战性。传统上用于此目的的 DSPF 文件格式往往存在交互性和效率方面的限制。随着先进工艺几何尺寸的不断缩小，寄生参数提取在电路设计实现和签核阶段变得至关重要：工程师需要一个功能强大且高效的工具，支持交互式调试、优化和
2024-08-29 09:19
Astro-Rail工具为芯片设计提供了在设计和签核阶段进行功耗、电压降和电迁移分析的功能。用Astro-Rail工具对一个5百万门的设计进行功耗、电压降和电迁移分析，所需时间不到一个小时。分析
2021-03-26 10:54
为什么添加多个处理单元和内存后会引发那么多问题。 单颗芯片或一个封装内集成了各种各样的处理器和本地内存，使得对这些器件的测试和验证变得愈加困难，并且无法充满信心地签核它们。 除了传统的时序和时钟域
2019-04-17 16:16
目前域控项目有的采用S32G这类多核异构的芯片，转载一篇分析下多核异构中A核与M核通信过程的文章。
2023-10-31 11:09
高斯滤波的卷积核确定主要依赖于高斯函数的特性以及图像处理的具体需求。以下是确定高斯滤波卷积核的几个关键步骤： 一、确定卷积核的大小 卷积核形状 ：高斯滤波的卷积
2024-09-29 09:29
很多网友问处理器6核12线程和8核16线程的区别是什么，首先我们来了解下什么是6核12线程和8核16线程。
2022-01-01 17:44
在使用FPGA的时候，有些IP核是需要申请后才能使用的，本文介绍如何申请xilinx IP核的license。
2024-10-25 16:48
