例如，clock=70Mhz, 累加器为16-bit，频率控制字为4096，按公式计算，f0=4096/2^16 * 70 = 4.375MHz。正弦表为256个点的正弦表问题：Q1，相位累加器
2016-03-10 20:10
用流水线技术设计相位累加器，时序上可以工作在更高工作频率，但需要n个周期才能到达反馈（假设是n级流水线），也就是说实际相位输出频率是clk/n ，还是没有提高采样频率不是吗，怎么改进呢
2019-04-21 22:58
请问一下AD9910并行端口控制相位时，并行数据是输入到相位累加器中还是输入到相位偏移字中？
2018-12-25 14:02
怎么由布尔控件控制开始和停止累加器的运行
2019-06-04 22:09
刚刚接触FPGA，编程方面也不是很擅长。今天做了一个累加器的verilog编程，仿真波形图一直出错，想请大神指教一下错误的原因，十分感谢！我要实现的累加器功能是：连续输入几百个gary_value
2015-05-23 20:09
51单片机只有对累加器操作的指令会影响Z（结果为零）标志吗？如果不是对累加器A的操作如decRn，对z标志没有影响吗？
2016-07-23 11:39
求一个基于FPGA的DDS信号发生器设计，最好有DA模块和相位累加器模块的代码。
2019-03-18 22:09
影响标志位的寄存器的是不是只要有累加器的参与就可以影响标志位吗？？ 还是其他的寄存器也可以影响标志位呢
2015-12-02 23:01
最近使用AD9914进行相位纠正功能实现。存在一些疑惑： 对于预设的16位相位偏移字（POW）在送入AD9914执行后，对于输出的波形，请问是会出现 相位截断类型的波形（我在示波器上没能捕捉到）（图1），还是产生类似
2023-12-05 08:26
最近在使用dds芯片时遇到一个问题，理论上dds输出信号的最小分辨率是fs/2N，即时钟频率/相位累加器大小，通过改变控制字M的大小就可以得到想要的频率，那么假设使用ad9833，时钟频率25MHz
2018-08-03 07:56
