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  • 大唐电信FPGA/CPLD数字电路设计经验分享(2)

    异步设计不是总能满足(它们所馈送的触发器的)建立和保持时间的要求。因此,异步输入常常会把错误的数据锁存到触发器,或者使触发器进入亚稳定的状态,在该状态下,触发器的输出不能识别为l或0。如果没有正确地处理,亚稳性会导致严重的系统可靠性问题。

    2017-02-11 13:11

  • 大唐电信FPGA/CPLD数字电路设计经验分享(3)

    注意:当使用多级非门的时候综合器往往会将其优化掉,因为综合器会认为一个信号非两次还是它自己。 需要说明的是在FPGA/CPLD内部结构是一种标准的宏单元,下图是Xilinx公司的Spartans II系列器件的一个标准宏单元。虽然不同的厂家的芯片宏单元的结构不同,但概括而言都是由一些组合逻辑外加一或二个触发器而构成。在实际应用中,当一个模块内的组合逻辑被使用了那么与其对应的触发器也就不能用了;同样如果触发器单元被用了那么组合逻辑单元

    2017-02-11 13:14

  • 大唐移动:SPAN ADT自动路测系统介绍

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    2018-01-23 09:56

  • 大唐电信FPGA/CPLD数字电路设计经验分享(4)

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    2017-12-10 19:11