• 发文章

  • 发资料

  • 发帖

  • 提问

  • 发视频

创作活动
0
登录后你可以
  • 下载海量资料
  • 学习在线课程
  • 观看技术视频
  • 写文章/发帖/加入社区
返回

电子发烧友 电子发烧友

  • 全文搜索
    • 全文搜索
    • 标题搜索
  • 全部时间
    • 全部时间
    • 1小时内
    • 1天内
    • 1周内
    • 1个月内
  • 默认排序
    • 默认排序
    • 按时间排序
大家还在搜
  • 浅谈易思RAM使用

    思RAM在使用时可以会遇到一些问题,这里把常用的问题总结下。

    2023-02-01 09:53

  • 思RAM使用指南

    思RAM在使用时可以会遇到一些问题,这里把常用的问题总结下。

    2023-06-07 09:19

  • 思Vivado设计套件震撼登场

    Vivado设计套件终于震撼登场,赛思采用先进的 EDA技术和方法,提供了全新的工具套件,可显著提高设计生产力和设计结果质量,使设计者更好、更快地创建系统,而且所用的芯片更少。

    2017-11-24 16:24

  • 思内部重配置实现远程更新

    除通过外部多功能IO来选择之外,易思通过内部重配置实现远程更新操作也非常简单。

    2023-05-30 09:24

  • 思的 FPGA已经翻天覆地 并且提出三大愿景

    30多年过去,RossFreeman最初构建的可编程器件帝国已经发生了翻天覆地的变化,恰如人间的沧海桑田,赛思还是赛思 ,但是FPGA已经不是原来的FPGA了!从最初的胶合逻辑到嵌入式逻辑处理

    2018-05-29 02:40

  • 思MIPI CSI自环调试步骤

    最近在帮助客户分析MIPI的问题,所以有此总结。第一次使用MIPI的人可能不知道怎么在易思平台上下手,今天我们来分享下MIPI的调试过程。

    2022-12-26 10:59

  • 思Programmer工具的配置模式过程分析

    思Trion FPGA的配置模块主要由CBUS[2:0]、SS_N和TEST_N几个信号控制。FPGA进入用户模式前不要对这几个信号进行翻转。

    2022-03-09 15:58

  • 浅谈赛思 ISE 12设计套件的18问

    思 ISE 12设计套件利用智能时钟门控技术将动态功耗降低30% 1)赛思今天要宣布什么消息? ISE® 12设计套件不仅实现了功耗与成本的突破性优化,而且为逻辑、嵌入式、DSP和系统设计人

    2018-07-02 06:20

  • 说说赛思(Xilinx )的FPGA 高速串行收发器

    思(Xilinx)公司FPGA器件的高速串行收发器类别如下

    2017-02-11 11:11

  • 思FFT IP中的缩放因子说明

    思 Fast Fourier Transform (FFT) IP 具有专用于处理 FFT 输出中的位增长的缩放因子。本文旨在提供有关此 IP 中可用缩放方法的见解,并提供缩放调度选择方法以避免出现文中所述的溢出问题。

    2022-07-20 11:17