电子发烧友

亲 ，我需要在VHDL / Verilog中实现流量生成器，它是如何实现的，请在此引导我。谢谢以上来自于谷歌翻译以下为原文Dear , I need to implement the traffic

2019-03-25 13:51

1735A 1,2和4Gb/s光纤通道多应用协议分析仪模块和流量生成器

2019-09-29 11:43

The Keysight E4829B Parallel Cell/Traffic Generator and Analyzer System is a comprehensiveverification and debugging tool for today's cell-based communication designs, such as ATM chips, ASICs, hubs, switches and cross-connects. Connecting to parallel interfaces, such as the 8/16 bit wide UTOPIA...

2019-03-04 13:36

See the attached Product Note for information on the Keysight E4821A #502 Connectivity Kit to interface with the Keysight E4829B Parallel Cell/Traffic Generator and Analyzer.Note: Different Pin-count of 80-pin connector versus 40-pin connector!When you design DUT boards to be connected either...

2019-02-18 16:43

我目前正在使用ZCU102板测试Zync Ultrascale + MPSoC。并要求使用APM检查DDR子系统性能。令人惊讶的是，AXI总线QoS没有明显的影响，我开始仔细研究在我的ILA中开发和实现的AXI QoS信号根本不会产生。所以我测试了配置：因此，配置显示CMDRAM写访问地址+3为0x000F0007。反过来（根据AXI Traffic Generator v2.0 PG125 2017年4月5日）定义为：因此，根据数据表，位19:16是0xF，它对应于AXI写端口QoS上的相同值。但是用ILA检查AXI总线我看到awqos [3：0]被卡在0x0而不是预期的0xF为了使AXI总线出现QoS，还需要做些什么？我非常需要这些信息，因为我们必须为项目选择正确的Zync Ultrascale + MPSoC。问候戈兰

2020-05-21 14:00