我正在使用3 dcm模块一个dcm驾驶另外两个我正在使用核心生成器来生成dcm模块但在生成程序文件时，它显示出一些错误我
2019-07-15 15:03
GPIF通信和50MHz。我还使用DCM（由48MHz时钟驱动）创建270度移位时钟，以获得正确的信号读/写成一些静态SRAM和另一个DCM创建一个20MHz时钟（从50MHz时钟）来控制脉冲的产生
2019-07-19 12:49
1.DCM Boost PFC峰值电流控制，峰值电流基准包络是输入电压与输出补偿信号的乘积，只是开通信号不是zcd，是固定频率开通，频率固定。2.看到很多论文上写有DCM Boost PFC的控制方式，但未看到详细的
2021-05-25 21:45
复位输入。将DCM逻辑重置为其后配置状态。导致DCM重新获取并重新锁定到CLKIN输入。” “后配置状态”是否表示DCM_SP不会进入默认状态，只是在RST重置DCM_
2019-08-07 10:18
使用dcm_20Mhz_100Mhz DCM获得100 MHz模块。然后，来自第一DCM的CLKFX_OUT输出用作第二DCM
2020-05-01 15:08
喜我正在使用xilinx V5 XC5VSX50T板，我不得不动态更改DCM频率。我在网上查了一下，文档说我们可以使用drp模块（动态重配置端口）来改变DCM的乘法/除法值。我想知道这个DRP
2019-02-26 11:13
今天的乘用车，特别是在美国，已成为行驶通信中心。一款典型的通用汽车(GM)包括AM、FM、卫星广播、两台GPS接收机和蜂窝射频。在乘客座位，还可能有蓝牙；另外，以后还会增加用于车辆与车辆和车辆与基础设施间通信的DSR
2019-09-20 07:36
嗨，我在synplify下面收到一条错误消息。它显示引脚osc27m_i驱动1个PAD和9个非PAD负载。但实际上它只驱动coregen生成的DCM模块。 DCM粉丝到其他模块
2019-07-09 12:12
你好在DCM中有一个RESET输入引脚。我已将RESET引脚指定为分配RESET = ~LOCKED // DCM锁定，希望这将使RESET从开始起至少保持三个时钟周期。当我使用这种类型的赋值
2019-06-06 07:23
大家好。BUFG资源和DCM / PLL模块在许多FPGA线路上使用专用时钟布线资源。对于SerDes应用，我们使用BUFIO2来获得DDR SerDes IOCLK，SerDes Strobe
2019-07-30 10:35
