格雷码介绍
2012-08-14 09:44
] 。 格雷码属于可靠性编码，是一种错误最小化的编码，因为它大大地减少了由一个状态到下一个状态时电路中的混淆。由于这种
2011-04-22 09:00
本帖最后由 eehome 于 2013-1-5 10:01 编辑 二进制与格雷码转换
2012-08-14 09:42
电子元器件编码规则2007
2012-08-20 16:48
1. 正交编码器原理码盘：正交编码器有两个光电传感器，另一头有一个光源，当黑白相间的码盘转到白色对准光电传感器时，光电传感器发出一个脉冲。AB之间相隔的角度往往是90°
2021-08-12 07:10
编码器 编码器的定义：在数字系统里，常常需要将某一信息（输入）变换为某一特定的代码（输出）。把二进制码按一定的规律编排，例如8421码、
2021-09-03 06:35
ddr3内存颗粒编码规则
2021-07-22 06:02
[STM32f10xxx库函数]1.定义、命名和编码规则1.定义2.命名规则3.编码规则3.1变量3.2布尔型3.3标志
2021-08-23 08:49
，制作简便，成本低等优点。增量式编码器结构简单，制作容易，一般在码盘上刻A、B、Z三道均匀分布的刻线。由于其给出的位置信息是增量式的，当应用于伺服领域时需要初始定位。格雷
2014-03-18 10:03
//Asynchronic FIFO //function description//using gray code to synchronic asynchronic signalmoduleAsyncFIFO(wclk,rclk,wen,ren,din,dout,wrst,rrst,rempty,wfull);parameterDataWidth=8,RamDepth =16,AddrWidth=4;//portwriteinputwclk;inputwen;input[(DataWidth-1):0]din;inputwrst;//portreadinputrclk;inputren;inputrrst;//output portoutput[(DataWidth-1):0]dout;outputrempty;//high activeoutputwfull;//high active//regrempty;//regwfull;//wire[(DataWidth-1):0]dout;reg[(DataWidth-1):0]dout;wirerempty_val;wirewfull_val;/*****************************///FIFO MEMORYreg[(DataWidth-1):0]FIFO_RAM[(RamDepth-1):0];//writewire[(AddrWidth-1):0]raddr;//read addresswire[(AddrWidth-1):0]waddr;//write addressreg[AddrWidth:0]rptr_binary;//read pointer with MSBreg[AddrWidth:0]wptr_binary;//write pointer with MSBwire[AddrWidth:0]rptr_gray;//read pointer transform to gray code wire[AddrWidth:0]wptr_gray;//write pointer transform to gray codereg[AddrWidth:0]wptr_gray1;reg[AddrWidth:0]rptr_gray1;//用寄存器输出的原因是，因为在同步到另一个时钟域的时候，必须不经过任何组合逻辑，同步器的第一级对于组合逻辑产生的毛刺很敏感，//同时同步器的两个寄存器要尽量的放的近些。防止设计者加入组合逻辑//synchronic reg variate reg[AddrWidth:0]w_rptr_gray;reg[AddrWidth:0]w_rptr_gray1; reg[AddrWidth:0]r_wptr_gray;reg[AddrWidth:0]r_wptr_gray1;//write and read address generationassignraddr = rptr_binary[(AddrWidth-1):0];assignwaddr = wptr_binary[(AddrWidth-1):0];/*******************the synchronization of asynchronous clock dpmains************///read pointer synchronize to write clockalways @(posedge wclk,negedge wrst)if(!wrst){w_rptr_gray1,w_rptr_gray}
2016-07-04 16:48
