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2011-05-25 13:50
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2011-05-24 16:43
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2011-05-24 16:41
利先生，施耐德全国销售部设计院部总监——查理弘先生，ETAP中国公司技术总监——李永红先生。ETAP产品分享嘉宾张超、张忠、丽萍等人，十余家公司高层领导也作为嘉宾为ETAP助阵。我们与施耐德电气共同举办本次研讨会，旨在与各行业专家共同探讨电力系统数字孪生技术在相关行业的应用。
2024-03-30 13:06
作者：黄志，王萍，丘昊，高钰杰 广西区气象局信息中心0 引言随着计算机的硬件，特别是CPU主频的不断提升，基于软件的音、视频编码效率也越来越高，因此考虑到成本与各方面的因素，软件MCU必然成为以后
2019-07-18 06:40
Ring总是有一个中断....如果有人可以解释我为什么会这样，那将是非常了解的。如果有人想详细查看代码，请给我发电子邮件。非常感谢。玉萍以上来自于谷歌翻译以下为原文Hi there Recently
2019-04-09 11:53
利用〥百愙设交сΥΜ候，员工通过设交往骆，钶矣火取与蚊档线关的所有豁栋，包困哽噺、瓶纶矣及外蔀心息链接，构建心息系捅萍囼，使其凌豁噬应嘢悟；只戌①个按钮系捅，百特印宇就能根拒已录入好的线关心息字栋彙种
2013-03-01 22:05
你好我使用VIVADO 2017.1来合成VU440的设计。该实现报告以下错误消息。异常程序终止（11）请查看'/users/pchen/T0/vu440/0914_4374/vivado_project/vu440_1ch_0914_4374.runs/impl_1/hs_err_pid19159.log'了解详情附加了synth和impl runme.log以及19159.log。请检查一下。谢谢陈平2018年9月15日hs_err_pid19159.rar 874 KB以上来自于谷歌翻译以下为原文Hi, there I use VIVADO 2017.1 to synthesize the design for VU440. The implementation report the following error message. Abnormal program termination (11)Please check '/users/pchen/T0/vu440/0914_4374/vivado_project/vu440_1ch_0914_4374.runs/impl_1/hs_err_pid19159.log' for details The synth and impl runme.log and 19159.log are attached. Please check it. thanks Ping Chen 2018.9.15hs_err_pid19159.rar 874 KB
2018-11-13 14:26
大家好，在我的一个嵌入式应用程序中，我存储光学样本，我需要一个FIFO（最好是16 K深度），写入速度小于3 nS，读取速度低于写入速度。我更喜欢同时读取和写入占用少于3 nS 。我不熟悉任何HDL，我只需要一个现成的解决方案，我可以将FIFO连接到我的16位处理器，并可以执行读/写。我开始了解Virtex-E synch FIFO的访问时间请帮助我选择。
2020-06-02 15:54
当设计的系统需要对数字信号进行处理时，常采用通用 DSP（Digital Signal Process）处理器，这样的设计方案通用性好，且还有各种较为成熟的 DSP算法可以参考。
2019-10-31 06:17
