我在vhdl中设计了一个模数（2n + 1）乘法器，带有2个设计--- 1个组合，即没有时钟和另一个流水线设计组合电路中的综合报告如下最短期限：未找到路径 时钟前的最小输入到达时间：未找到路径 时钟
2019-04-16 11:47
我已尝试使用UART的vhdl代码，但我发现了综合报告中提到的错误。实际上我想在15.83ms内收到19位并在超级终端上显示它们。所以我尝试过这个UART编码，但是我发现了错误和警告.... plz
2020-04-23 09:24
实际上在滤波器的vhdl代码中我使用了164个乘法器。但是综合报告显示所使用的DSP 48的数量是148。如何避免这种资源共享问题。是DSP48是乘法器中使用的乘法器和加法器的组合。码？
2019-10-29 09:28
亲爱的xilinx用户这是我写的第一个xilinx项目现在，主管要求我计算项目中使用的元素数量（即综合报告中AND，OR，XOR和触发器的数量）如何从报告中获取此信息
2020-03-24 09:40
别人设计好的程序，芯片用的是xilinxvirtex6 XC6VCX75T,是不是得购置xilinx virtex6开发板与套件呢？主要是学生搞科研用，所以各位大神有什么推荐的么？以后要做航天器的控制需要粘贴综合报告吗？谢谢众位
2013-11-19 21:47
哪个报告包含有关设计中时钟数的准确信息？更准确地说，构建阶段的哪个阶段产生最终设计的最准确的时钟信息？我问这个问题是因为以下原因。在综合报告的时钟信息部分，我注意到系统时钟丢失了。但是当我查看约束
2019-03-06 11:37
智能制造与工业物联网有什么关系？智能工厂对工业物联网有哪些要求？
2021-06-17 08:32
了解所需的资源要求 您的设计超出了设备中可用的资源我也上传了我的综合报告。请给我一些想法，以便我能解决这个问题。附件：-Sunil
2019-11-08 11:32
= out_c;assign in_a = out_c;assign q = out_d;endmodule该代码在quartus中能正确综合，RTL图如下：但是在diamond中，综合报错，如下
2020-02-28 15:37
自助银行联网综合智能视频监控系统的要点是什么？自助银行联网综合智能视频监控系统有什么功能？
2021-06-03 06:58
