，85Hz和110Hz及其N次谐波的杂散。时钟采用400MHz，对时钟的实现是100MHz晶振通过放大器饱和区取出4次谐波，通过声表滤波器和放大器，对400MHz进行放大滤波处理。不知道这种时钟的实现有没有问题？时钟的功率肯定够。求解？
2019-02-22 08:27
时钟：125M晶振给FPGA，FPGA分出120MHz给时钟buffer，时钟buffer将120M分发给AD9783作为参考时钟 FPGA发出的3M基带数据经DAC转换后输出波形如图，3M信号两边
2023-12-07 07:09
100M晶振50M鉴相，环路带宽120K，全频带测试，频率在4150M以下1M步进杂散非常高，但是这个频率以上就没有，请问这是啥问题导致的，减小cp电流几乎无改善，100K，10K，1K就更差了
2018-08-01 07:04
我根据ADF4351评估板做了个板子，采用78M05和ADP7102-3.3供电，环路滤波器和评估板一致，一级输出接了低噪放放大，另一极直接输出，晶振是10M温补晶振。目前测试发现置数后数字锁定没有
2019-01-16 08:17
各位好我在看模拟对话的时候，看到边带杂散和开关杂散不太明白，请问大家这其中的含义以及它将导致什么后果？谢谢大家了！！！
2019-01-09 09:29
直接数据频率合成器（DDS）因能产生频率捷变且残留相位噪声性能卓越而著称。另外，多数用户都很清楚DDS输出频谱中存在的杂散噪声，比如相位截断杂散以及与相位-幅度转换过程相关的杂散等。此类
2018-08-27 11:34
出现一个与基带信号相关的杂散点幅度-50dBm左右，影响了射频输出的Sfdr。具体现象: 输出2.2ghz点频时，杂散点在2.6GHz 输出2.3ghz点频时，杂散在2.5ghz 输出2.4ghz点频
2023-12-04 07:39
我使用ADF4351,其输出在中心频率偏移184k附近有杂散输出,通过减小环路带宽,减小充电电流等,杂散有一定的降低, 此时带来靠近中心频率出的噪声升高,通过对比不同的板卡,都存在类似的现象,环路
2018-10-12 09:24
我在看ADC供电部分的时候，看到边带杂散和开关杂散这两词不知道它的含义。请问下大家它们的含义以及它们将会对电路造成什么影响？ 谢谢大家了！！！！！
2024-12-31 06:32
贵公司的专家们好，我最近在做的项目使用的AD9914芯片，芯片使用3.2GHz参考时钟，DDS输出950MHz信号时150MHz,200MHz,处有-65dBc左右的杂散，300MHz处有
2018-11-13 09:35
