在 PCB 设计中，等长走线主要是针对一些高速的并行总线来讲的。由于这类并行总线往往有多根数据信号基于同一个时钟采样，每个时钟周期可能要采样两次（DDR SDRAM）甚
2020-11-22 11:54
至于 USB/SATA/PCIE 等串行信号，并没有上述并行总线的时钟概念，其时钟是隐含在串行数据中的。数据发送方将时钟包含在数据中发出，数据接收方通过接收到的数据恢复出时钟
2018-11-29 15:34
有了单线的自动等长，那就肯定不会放过板上随处可见的差分了，看大招——Auto-interactive Phase Tune。现在板子的速率越来越高，板上的差分线也就跟着越来越多，对内等长的工作量自然就加大了。但是自从有了绕线新功能，就再也不担心绕
2018-10-19 15:33
本例中需要实现PCI-e金手指到EMMC芯片等长，包括D0-D7，CLK，CMD这10条网络。查看各条网络，确认是否存在串联匹配电阻。本例中，仅在时钟线上存在，如下图的高亮器件。
2019-06-22 09:44
在DDR的设计中，需要对数据线及地址线进行分组及等长来满足时序匹配，通常DDR的数据线之间的长度误差需要保证在50mil以内，地址
2022-11-02 09:25
数字电路中，每个操作都需要在正确的时间执行，因为电子元件并不是瞬间完成其功能的。例如，在时钟信号的上升沿或下降沿处将数据写入存储器，然后等待一段时间后读取数据。如果在错误的时序下执行这些操作，从机数据接收错误，导致乱码，（奇偶校验位就是防止数据乱码）
2023-11-03 16:27
SDRAM有多种标准，包括DDR（Double Data Rate）、DDR2、DDR3和DDR4。每个标准都具有不同的物理规格和数据传输速率。DDR4是现代计算机中使用的最新型号，它具有更高的频率和更大的容量。
2023-08-26 11:57
经常画高速板的同学都知道，10个高速板有9个要绕等长，而且内存出现的频率尤其频繁，整的现在画板子不绕两下都有点不习惯。好在上期给大家介绍了几种快的不能再快的绕等长的方法，用allegro绕等长还是非常任性的。看看下图
2018-11-11 10:55
但是我们做设计时有时发现DDR器件等长没有做，其成品也可正常运行，并没产生影响，原因一般是系统软件对此信号做了延时处理，软件上做了时序控制。对于带状线来说，每1ps延时对应的走线长度是6mil左右，所以一般信号组长度每相差6mil，其总延时在1ps。
2019-03-19 17:30
从早期的15.x版本到如今依然运用广泛的16.5版本，不管是差分对内还是组间，绕等长的命令只有一个Delay Tune可以用，不过就这一个命令从速度上来讲依然比其他软件要快。
2018-07-20 15:27
