时钟域clock domain：以寄存器捕获的时钟来划分时钟域。 单时钟
2022-08-29 15:11
本篇博文中的分析是根据客户真实问题撰写的，该客户发现即使时序已得到满足的情况下，硬件功能仍出现错误。最后发现，问题与时钟域交汇 (Clock Domain Crossing) 有关，因此，本篇博文介绍了如何调试设计中的时钟
2022-08-02 11:44
跨时钟域操作包括同步跨时钟域操作和异步跨时钟域操作。
2023-05-18 09:18
本篇博文中的分析是根据客户真实问题撰写的，该客户发现即使时序已得到满足的情况下，硬件功能仍出现错误。最后发现，问题与时钟域交汇 （Clock Domain Crossing） 有关，因此，本篇博文
2021-08-20 09:32
跨时钟域问题（CDC，Clock Domain Crossing ）是多时钟设计中的常见现象。在FPGA领域，互动的异步时钟域
2019-08-19 14:52
时钟域clock domain：以寄存器捕获的时钟来划分时钟域。单时钟
2022-12-26 15:21
对于数字设计人员来讲，只要信号从一个时钟域跨越到另一个时钟域，那么就可能发生亚稳态。我们称为“跨时钟
2024-01-08 09:39
上一篇文章已经讲过了单bit跨时钟域的处理方法，这次解说一下多bit的跨时钟域方法。
2023-05-25 15:07
在很久之前便陆续谈过亚稳态，FIFO，复位的设计。本次亦安做一个简单的总结，从宏观上给大家展示跨时钟域的解决方案。
2024-01-08 09:42
跨时钟域是FPGA设计中最容易出错的设计模块，而且一旦跨时钟域出现问题，定位排查会非常困难，因为跨时钟
2023-05-25 15:06
