ad9516-0时钟芯片其内部vco频率设定为2560Mhz时，输出频率是我设置的频率，但是改变内部vco的频率不为2560Mhz时，输出频率就会有偏差，例如：vco的频率为2800Mhz，想要输出频率为350Mhz。内部寄存
2018-08-18 06:12
在我们的设计中，其中一个模块从外部可配置时钟发生器芯片接收其时钟信号。现在在我们的ML507上使用这个时钟发生器芯片IDT5V9885就在那里任何跳线设置？我们问这个是因为在我们的申请中软件我们
2019-09-02 08:12
系统设计师通常侧重于为应用选择最合适的数据转换器，在向数据转换器提供输入的时钟发生器件的选择上往往少有考虑。然而，如果不慎重考虑时钟发生器的相位噪声和抖动性能，数据转换
2019-07-30 07:57
我正在使用planahead 14.4在VC707上添加7系列MIG（IP版本1.07a）。当我使用第一个具有200MHz振荡器输入的时钟发生器驱动MIG时，我的设计可以完全路由，我尝试
2020-08-11 10:07
TICSPRO-SW板载cdci6214时钟发生器坏了 自己买来维修但是都是默认四路100兆时钟输出，板载的这一片第三路通道是156兆时钟，这颗芯片要配置一下，才有156兆输出 可以帮我维修吗，或者提供配置好的芯
2024-11-08 08:35
我要做毕业设计 叫 基于lmk03806的高性能可编程时钟发生器的设计与fpga实现，需要有protel 99se画 lmk03806的原理图和fpga的配置电路，用vhdl编程仿真，用fpga来配置lmk03806，求高手求助{:1:}
2013-05-03 23:06
STM32F767 SAI SPDIF 输出、NODIV 和时钟发生器当在 SAIx->CR1 中设置 NODIV 位时，SPDIF 输出频率是它应该的。例子：时钟输入为 25.6 MHz
2022-12-05 06:05
嗨！我正在使用Artix xc7a200t-2开始一个EDK项目在我的XPS项目中，我有1个时钟发生器，可以为DDR生成所有时钟，为以太网生成2个25MHz时钟。我有一个差分时
2020-07-20 12:51
的范围在100fs至300fs之间。这个12kHz-20MHz的标准相位噪声集成范围包括锁相环 (PLL) 频带内和频带外 (VCO) 噪声的影响。基准时钟发生器的相位噪声性能需要在PLL环路带宽内
2018-09-05 16:07
有没有用使能信号控制的时钟发生器芯片，当使能信号有效是开始产生上升沿，时钟频率要达到100MHz
2014-12-09 20:21
