什么是PLL? PLL有什么作用？
2021-06-18 07:03
你好，我希望产生更高的时钟频率。我们使用PLL来获得更高的电平，但接收的输出数据位移位一位。使用内部时钟时，按正确的顺序接收该位，同时使用PLL（并将乘法器和除法器常数保持为1 - 有效地在输出端
2020-03-24 06:08
你们好， 我们正在使用AD9779A进行设计，有如下疑问： （1） 使用AD9779A的数据时钟信号（DATACLK）作为FPGA内部PLL的参考时钟，再用FPGA PLL产生的时钟信号把
2023-12-20 07:12
：锁相环中的两个已建模的噪声源（绿色和蓝色）及其对系统输出的频率响应环路带宽内部（低通频率响应）PLL产生的噪声分为两个部分——闪烁噪声和白噪声，但环路带宽外部（高通频率响应）的噪声在数据表中通常表示为开环VCO性能。…
2022-11-17 06:57
IMXRT1062音频PLL(PLL4)的电气参数在哪个文档中找到？（例如 IMXRT600 14.7 主/系统和音频 PLL 的数据表）
2023-04-03 09:04
线。并且我会得到比原始时钟（27Mhz）快2倍的并行数据？我应该使用PLL，还是只使用BUFIO2？因为我想收到多传感器数据。是否可以在没有PLL的情况下通过BUFIO
2020-03-09 09:26
噪声。相反，若要求具有较小的频率步进，则应首选小数N分频PLL（如ADF4153）,因为它的总噪声性能优于整数N分频PLL。相位噪声是一个基本的PLL规格，但数据手册无
2017-03-17 16:25
嗨，我在我的设计中使用了向导生成的GTP Core。我仅使用PLL0使用四个磁贴，每个磁贴都是相同的。我还使用了两个用户时钟（一个用于TX（通道速度：0.64Gbps），一个用于RX
2019-06-19 11:27
LS1046A 数据表第 5.1 节列出了“核心集群组 PLL 频率”最小值 1000 MHz。这令人困惑：这是 CGA_PLL1 和 CGA_PLL2 的最低工作频率
2023-03-31 06:45
用modelsim10.0c对Cyclone4的PLL核做后仿真时，出现了这样的问题：PLL工作正常，PLL的输出脚上有波形，但是与PLL相连的触发器的时钟脚上却没有波
2012-04-11 15:26
