PLL数字调台的频率稳定性是占绝对优势的。因为它几乎仅仅取决于基准频率（晶体振荡）的稳定性。 手动调谐的优点亦是显而易见的：简单！简单到甚至不需电源就能做出收音机。至于产品的易用性则各有千秋
2010-12-25 10:26
本设计思想中的简单电路给出了一个传统模拟锁相环的基础特性，但电路中除了基准振荡器以外，没有其它的模拟元件。虽然其它可用的数字PLL，包括那些采用加/减计数器的数字PLL
2019-07-18 06:21
AD9547 / PCBZ，用于AD9547数字PLL时钟合成器的评估板。 AD9547的最小输入参考频率为1 kHz
2019-01-30 15:27
什么是PLL? PLL有什么作用？
2021-06-18 07:03
控制用微处理器的主要性能有哪些？处理器在调频（FM）调谐器中的应用是什么？数字调谐系统有哪些性质？怎样去设计一种基于PLL（锁相环）合成器的数字调谐系统？
2021-08-17 07:03
概述：SC9256是SILAN半导体公司生产的一款锁相环（PLL），大规模集成电路数字调谐系统（DTS），内置2个预分频系数。所有功能都通过3根串行总线控制。这些大规模集成电路，用于配置高性能的数字调谐系统。它采用贴
2021-05-18 06:51
，这样不仅能得到一个平均频率为40 MHz的信号，而且模仿了P-MOD的内部工作机制。 频率捷变性 PLL也有办法引入变化的频率，但不那么好控制，而且可重复性也不如DDS提供的数字方法。 跳频可利用两个
2019-01-18 13:19
大家好，我现在调试AD9361，手写FPGA程序进行配置，使用AD936x Evaluation Software Version 2.1.1产生初始化脚本。 测试情况如下： 1） 数字接口验证
2018-08-22 09:19
一个平均频率为40 MHz的信号，而且模仿了P-MOD的内部工作机制。频率捷变性：PLL也有办法引入变化的频率，但不那么好控制，而且可重复性也不如DDS提供的数字方法。跳频可利用两个并行PLL和一个
2018-10-11 11:15
嗨，我在我的设计中使用了向导生成的GTP Core。我仅使用PLL0使用四个磁贴，每个磁贴都是相同的。我还使用了两个用户时钟（一个用于TX（通道速度：0.64Gbps），一个用于RX
2019-06-19 11:27
