本设计思想中的简单电路给出了一个传统模拟锁相环的基础特性，但电路中除了基准振荡器以外，没有其它的模拟元件。虽然其它可用的数字PLL，包括那些采用加/减计数器的
2019-07-18 06:21
什么是PLL? PLL有什么作用？
2021-06-18 07:03
嗨，我导出了unisim库来运行在ISM 14.7中在modelsim PE 10.4a上编译的项目。我实例化了一个PLL，当我尝试启动模拟时，出现以下错误：＃**致命：（SIGFPE）浮点异常
2019-08-05 08:25
PLL数字调台的频率稳定性是占绝对优势的。因为它几乎仅仅取决于基准频率（晶体振荡）的稳定性。 手动调谐的优点亦是显而易见的：简单！简单到甚至不需电源就能做出收音机。至于产品的易用性则各有千秋
2010-12-25 10:26
频域中工作的负反馈控制环路。当比较结果处于稳态，即输出频率和相位与误差检测器的输入频率和相位匹配时，我们说PLL被锁定。就本文而言，我们仅考虑ADI公司ADF4xxx系列PLL所实现的经典数字
2019-10-02 08:30
的可变分频器扫频，但这样做的可控性或可重复性远不如DDS扫频。 相位分辨率与灵活性在模拟PLL中，任何相位调整的结果都是遍历环路，所以它不是像DDS那样的精确可重复变化。数字P
2019-01-18 13:19
嗨，我在我的设计中使用了向导生成的GTP Core。我仅使用PLL0使用四个磁贴，每个磁贴都是相同的。我还使用了两个用户时钟（一个用于TX（通道速度：0.64Gbps），一个用于RX
2019-06-19 11:27
这样做的可控性或可重复性远不如DDS扫频。相位分辨率与灵活性：在模拟PLL中，任何相位调整的结果都是遍历环路，所以它不是像DDS那样的精确可重复变化。数字PLL可提供一
2018-10-11 11:15
用modelsim10.0c对Cyclone4的PLL核做后仿真时，出现了这样的问题：PLL工作正常，PLL的输出脚上有波形，但是与PLL相连的触发器的时钟脚上却没有波
2012-04-11 15:26
，所以fmax=f／2。 2 PLL的结构及工作原理 设计中通常采用数字锁相频率合成法，其基本结构由参考时钟fr、VCO(压控振荡器)、程序分频器(÷N)、PD(鉴相器)、LPF等组成。见图3
2011-07-16 09:09
