我已经了解到proteus中VSM Logic Analyser 可以同时分析多个端口的电平变化，但总线周期时间太短，即便只有一条指令，也包含许多总线周期，如何才能 记
2015-03-13 19:42
我想产生两个PWM周期，每个PWM具有相同的周期和任务周期，但是当第二PWM从第一阶段移相180度时，我使用DSPIC33FJMC102。
2020-04-26 14:35
用电压发生器编辑产生的pwm波是周期的吗？不是的怎么产生周期的波形
2024-08-12 07:10
裸机中使用TIM3产生LOCALTIME做周期性延时，上系统后不需要TIM3或者周期性延时了么??
2020-03-18 04:35
具体设计看图，大概就是通过改变不同的计数初值，来使计数器产生进位输出，产生不同的周期信号。使用VHDL语言。
2019-04-11 15:03
开启了过零中断和线周期中断，可是没有过零中断产生，只有周期中断产生，用示波器测了channel2的两个管脚的波形是周期为
2023-12-27 07:05
总线延迟产生的原因是什么？延迟错误导致会什么结果？如何检测传输延迟？消除延时误差的方法有哪些？
2021-05-14 06:08
怎么样用扫频仪实现先产生1HZ的正弦信号10个周期，再生成10HZ的正弦信号10个周期，再是100HZ，最后1000HZ，关键要保持足够的周期数，按照这种方法生成的连一
2014-05-25 20:26
沿自动出现在数据总线上？ 2、如果在第一个CONV_CLK 周期进行读操作，读出的数据虽然无效，但是否是允许的？ 3、如果在最后一个CONV_CLK时钟周期结束时停止读操作，很明显还有4个转换
2025-02-05 07:45
的连接图。根据ARM读写外部存储器的时序，应该先将在接下来的时钟上升沿，将需要访问的地址赋给地址总线。在第二个周期选通访问地址所在bank的片选，即nGCS4拉低。在第三个周期将nOE拉低，发出读取
2022-11-22 14:53
