问一下，我用AD10画的原理图编译出现警告：Nets Wire PF11 has multiple names (Net Label PF11,Net Label T_MOSI).这个问题可以忽略吗，可以怎么解决
2019-09-18 02:50
在ADS2011原理图环境中，将不时出现“未选择对象”警告。这真的是在做什么。有没有办法忽略这个警告？非常感谢！ 以上来自于谷歌翻译 以下为原文In ADS2011 schematic
2019-07-23 15:25
;../IQmath.lib": compatibility cannot be determined但在使用CCS4.2时没有出现上边的警告，有知道原因的还请告诉一下啊。如果可以的话，能不能将这个警告忽略
2020-06-09 16:25
你好，我移植了一些第三方（微芯片）代码到XC8，我唯一要解决的问题是这个警告。尽管是一个警告，但“表达式不会生成代码”，它刚显示出来就让我怀疑是否可以忽略它……你能告诉我：-我应该担心这个wa吗？瑞
2020-03-26 07:57
：[Designutils 20-266]家庭artix7的电压源VCCINTIO无效。忽略电压设置。警告：[Designutils 20-266]家庭artix7的电压源VCCINTIO无效。忽略电压设置。
2018-10-30 18:03
当我在ISE 13.3中进行模拟时，报告显示以下警告：警告：模拟器：732- 忽略Verilog文件C：/Xilinx/13.3/ISE_DS/ISE//verilog/src/glbl.v认为它对
2019-02-18 10:58
我正在获取警告信息，例如“在设备的布局器数据文件中找不到全局时钟IO数据”在ISE中的地方和路线阶段为celoxica rc10板（spartan3）。任何人都可以理解这个警告吗？我可以忽略这个
2018-10-24 15:26
/design_1_fifo_generator_0_0_clocks.xdc":61]警告[共同17-55]是一个严重警告。我想也许wr_clk不会将selectIO接口向导中的clk_div_out视为时钟端口？但是我怎么能解决这个问题呢？或者我可以
2020-08-13 09:29
和错误，都是程序出现了一些问题，但是警告不同，他的紧急程度非常之低，以致于大多数的警告都是可以直接忽略的。如果不想显示这些告警信息，可以直接加上参数-W ignore 参数，就不会再显示了。2.
2022-03-31 16:12
“” is reachable through the analog routing fabric， but using this pin may lead to routing congestion or failure。 “” 但是我实际测试可以进行AD采集。 请教一下这个警告是否可以
2024-02-21 06:06
