亲爱的大家，我现在正在使用Vivado 2013.3。我试图将PL结构时钟从1 MHZ更改为500KHZ。 （1 MHZ下没问题）但是，Vivado在运行综合时崩溃了。对我来说减少PL结构时钟非常重要，因为我打算在一
2020-03-25 08:40
菜鸟求指教，最近在用vivado 2015.3 做个小项目，遇到问题：代码综合后会报错：'get_property' expects at least one object.错误地址在IP的 clocks.xdc文件中。
2016-08-31 10:42
您好我有一个关于vivado hls的问题。RTL是否来自xivix FPGA的vivado hls onyl？我们可以在Design Compiler上使用它进行综合吗？谢谢
2020-04-13 09:12
嗨， 我们正在尝试将自定义IP连接到vivado的IP集成商中的可用IP。但我们在综合设计时发现了一些问题。请查看附带的截图以获取详细视图。谢谢。
2020-04-09 06:28
xilinx EDF已经综合过的网表文件怎样添加到Vivado工程中?买了一个第三方的IP，给出了端口列表和核心模块发射机的.edf已经综合过的网表文件，该网表文件里面富含了大量的信息，我想知道edf文件怎样添加到
2016-09-07 11:34
Vivado下的工程能用Synplify综合吗？怎么找不到在综合工具添加的位置呢？
2019-06-04 09:45
有没有办法检查vivado用于构建综合，实现等的时间量？以上来自于谷歌翻译以下为原文is there way to check amount of time vivado used to build synthesi
2018-11-06 11:46
本帖最后由 FindSpace博客 于 2017-4-19 16:57 编辑 在c simulation时，如果使用gcc编译器报错：/home/find/d/fpga/Vivado
2017-04-19 16:56
，列出一些常见的Vivado使用过程中出现的问题，供大家参考。在Vivado使用过程中 出现的问题，主要会分为以下几类：与Vivado软件本身相关的问题Vivado
2021-07-31 09:09
显然，在实际贴装生产中，不可能只有一种元件，也不可能只排列成规则的阵列，实际需要附加的时间和影响贴装速度的因素很多。 （1）需要附加的时间 ·印制板的送入和定位时间； ·换供料器和元件料盘
2018-09-05 09:50
