在现代电路设计中，一个系统往往包含了多个时钟，如何在异步时钟间传递数据成为一个很重要的问题，而使用异步FIFO可以有效地解决这个问题。异步
2018-07-17 08:33
，并且间隔时间长，也就是突发写入。那么通过设置一定深度的FIFO，可以起到数据暂存的功能，且使得后续处理流程平滑。 时钟域的隔离：主要用异步FIFO。对于不同时钟域的数据传输，可以通过
2024-06-04 14:27
异步 FIFO 读写分别采用相互异步的不同时钟。在现代集成电路芯片中，随着设计规模的不断扩大，一个系统中往往含有数个时钟，多时钟域带来的一个问题就是，如何设计异步时钟之
2020-07-16 17:41
在大规模ASIC或FPGA设计中，多时钟系统往往是不可避免的，这样就产生了不同时钟域数据传输的问题，其中一个比较好的解决方案就是使用异步FIFO来作不同时钟域数据传输的缓冲区，这样既可以使相异时钟域数据传输的时序要求变得宽松，也提高了它们之间的传输效率。此文内容就
2022-03-09 16:29
在ASIC设计或者FPGA设计中，我们常常使用异步fifo（first in first out）（下文简称为afifo）进行数据流的跨时钟，可以说没使用过afifo的Designer，其设计经历是不完整的。废话不多说，直接上接口信号说明。
2023-07-31 11:10
异步FIFO（Fist-In-First-Out）是一种先入先出的数据缓冲器[1]。由于可以很好地解决跨时钟域问题和不同模块之间的速度匹配问题，而被广泛应用于全局异步局部同步[2](Globally
2018-06-19 15:34
很多人在面试时被问到为什么异步FIFO中需要用到格雷码，可能大部分的答案是格雷码可以消除亚稳态。这种回答比较模糊，今天我们就针对这个来深入探讨一下。
2023-08-26 14:20
相邻的格雷码只有1bit的差异，因此格雷码常常用于异步fifo设计中，保证afifo的读地址（或写地址）被写时钟（或读时钟）采样时最多只有1bit发生跳变。
2023-11-01 17:37
异步FIFO存储器是一种在数据交互系统中得到广泛应用的先进先出逻辑器件，具有容纳异步信号的频率（或相位差异）的特点。使用异步FI
2020-01-29 16:54
现代集成电路芯片中，随着设计规模的不断扩大。一个系统中往往含有数个时钟。多时钟带来的一个问题就是，如何设计异步时钟之间的接口电路。异步 FIFO（First In First Out）是解决这个问题的一种简便、快捷的
2014-05-28 10:56
