嗨，大家好，我总是使用我的设计之一，DCM提供3种不同的时钟频率。最近我决定在前一个版本中并行添加一个DCM，现在不再遵守时序约束。这是怎么可能的，因为新的DCM并行而不是关键路径？
2019-07-31 07:31
外设是并行式DAC，时序很简单的，CLK=0 -> IO口(14位)加载数据 -> CLK=1看了下例子，好像FSMC和DMA对并行数据并不适合，大神们怎么看？若能给个经验回答或好的例子，不胜感激！
2015-01-30 12:22
我最近做一个CCD的项目，需要用到AD9945，因为他的频率高，但是AD9945怎么与STM32F103外部引脚连接，他输出的12位并行数据接到哪里？还有AD9945与STM32之间通过SPI通信，通信时序怎么写？时序
2023-12-05 08:28
最近在调试AD7616芯片，采用的方案是软件并行模式，使用STM32F429+FMC转换并读取ad7616采样数据，目前在ad7616的读写时序配置上出现了一些问题，根据ad7616数据手册上的相关
2023-12-07 08:23
你好！请问当使用HMC625ALP5E的并行模式时时序是否是下面我理解的这样：当使用锁存并联时：首先将P/S脚置于低，是否是当LE置于低时，衰减状态由PUP1和PUP2决定，只有当LE输出一个高脉冲
2018-12-24 14:51
STM32（100脚）的复用FSMC能否驱动并行Norflash？是否还需要连接 NADV 信号线进行地址锁存？
2020-04-10 04:35
目前采用AD7656并行模式。在使用过程中发现AD7656采集一段时间后会有异常值出现（0xFEFF，0x4000等）。观察AD芯片的rd_en（紫色）、convst（黄色，A、B、C时序相同）、busy（蓝色）信号如图所示。busy信号有在读过程中拉高的现象，不
2023-12-14 06:02
各位前辈，小弟现在刚开始学习ARM，想用ARM与FPGA并行总线通信。实验过程是这样的，我现在FPGA内部建立了一个双口RAM，现在想通过ARM并行总线读写RAM，下面的是FPGA中RAM与ARM
2022-11-22 14:53
等串行总线接口只能实现FPGA 和ARM 之间的低速通信 ;当传输的数据量较大.要求高速传输时，就需要用并行总线来进行两者之间的高速数据传输.
2019-09-17 06:21
ser-des核心工作在2.5 GHz。我使用了一个简单的包装器，它有clock，reset，tx＆amp; amp; rx串行信号用于环回，Tx并行数据输入和Rx并行数据输出。我该如何设置约束？请建议如何进行时序收
2020-06-03 11:24
