我用xilinxA735T，pcs的差分时钟管脚输入一个差分时钟，使用IBUFDS_GTE2得到一个单端时钟，把这个单端
2016-06-02 09:53
你好我正在使用ML605板，差分时钟输入产生一个全局使用的时钟。但是当试图约束时钟时，我不知道如何设置它。有什么建议么？谢谢
2019-10-28 07:21
我从赛灵思购买了ML405板。我需要在Virtex4中使用MGT做一些事情。从IP核生成器生成的文件中，看起来参考时钟由GT11CLK从一对差分时钟输入生成。但是我找不到ML405上的
2019-08-15 06:04
有没有哪位大佬知道国产的高速差分时钟缓冲芯片型号以及单端时钟转差分时钟的时钟
2020-04-03 15:43
大家好 我在设计中使用virtex -4 FPGA做了一个项目。从外部到我的FPGA只有单端时钟。但是，连接到FPGA的AD需要几个差分时钟。如何实现这个功能？ 据我所知，DCM原语确实提供了两种
2019-01-21 08:52
（30）FPGA原语设计（单端时钟转差分时钟）1.1 目录1）目录2）FPGA简介3）Verilog HDL简介4）FPGA原语设计（单端时钟转
2022-02-23 06:32
大家好，在我的项目中，我有差分时钟输入。当我实现我的设计时，我打开了实现的文件。我已经习惯了I / O端口planninn菜单栏和从那里分配的引脚号和类型。另一方面，时钟输入仅显示为一个输入
2020-08-05 09:56
嗨，我是第一次在Fpga工作。我为所有32个收发器提供125 MHz差分时钟。现在我需要为I / O bank提供125 MHz差分时钟。有没有办法使用GTX
2020-07-15 09:48
您好，关于DAC5686的时钟输入口：CLK1，CLK1C,CLK2,CLK2C，他们是两组差分输入，如果我的输入信号是LVDS的差分时钟直接给到这两组
2024-11-22 11:12
嗨，大家好！ 我遇到了一个问题，希望能帮助我。当我使用chipcope分析我的设计时，我发现全局差分时钟引脚与chipcope端口没有连接，因为它没有端口与芯片内的差分时钟
2020-06-12 14:22
