当5G、AI、大数据和物联网结合起来，智联万物的可能性几乎是无限的。
2019-06-28 08:32
本帖最后由 ahui365 于 2014-4-4 14:46 编辑 自己做完了我的作业可以交l
2014-04-02 23:17
毕业论文终于做完了，等答辩结束后我会把各种电力电子模型（基于MATLAB）、单片机模型(基于protuse和altium designer)上传到论坛里，不知道大家有没有兴趣？大家也可以将自己的成果分享，要学会分享哦
2014-05-31 21:33
神经网络模型建完后，如何使用它进行预测和分析是一个非常重要的问题。 模型评估 在开始使用神经网络模型之前，需要对其进行评估，以确保模型的性能满足预期。评估模型的方法有很多，以下是一些常用的方法： 1.1 交叉验证 交叉验证是一种常用的评估方法，它将数据集分成若干个子集，然后使用其中一个子集作为测试集，其余子集作为训练集。通过这种方式，可以评估模型在不同数据集上的性能。 1.2 混淆矩阵 混淆矩阵是一种评估分类模型性能
2024-07-02 11:23
51学完了还想学其他的！哪位高手能给推荐一个啊还有啊，我想参加一下智能小车设计大赛。最好是与这个相关的！！谁能推荐一下啊？？
2012-03-21 19:25
进博会都开完了，你还在愁买不到称心的元器件?
2020-03-04 10:32
我公司最近买了一批芯片，但发现氧化程度比较厉害，型号分别是ADICSOP-24DAC8248ADICSOP-8OP113F（33178）ADICSOP-16AD743ADICSOP-20SSM2404ADICSOP-8OP213FADICSOP-16SSM2164ADICSOP-8OP275ADICSOP-20TLC7528CADICSOP-16DG408DYZP数量不多，但供应商不给退货，想请大侠们指点下，怎样去掉引脚的氧化部分，有什么方法，我是新手，刚进公司没多久就发生遮掩过的情况，谢谢。
2012-03-07 09:50
51学过了，想学点高级一点的，学什么好呢？msp430、AVR、ARM？
2014-03-17 18:18
做了5年的FPGA了。手中经历的项目也不在少数。就在此刻又一个FPGA项目宣告结题，好多感受趁着现在还新鲜着，写出来和大家一起分享。不对之处，希望得到大家的指正。另外1234并没有绝对顺序，都是有感而发，随性而写。 1. 要和人配合。以我们做硬件的工程师为例，测试的时候一般都需要软件的配合，一个对硬件来说无比复杂的工作，可能在软件工程师看来就是几行简单的代码。所以要和人配合，多听听别人的意见，这样必然可以产生新的 know-how 从而加快测试和开发的速度，退一步讲，至少没有坏处。 2. 测试还是要别人来做。开发者看待自己的产品有如看待自己，大多是没有勇气去发现缺点的。一是源自自尊心，二是为了避免额外的工作。所以就算有问题，如果不严重就藏着掖着。但是这对项目来说是不行的，所以测试，verification，一定要旁人来做。 3. 多点时间思考。出现问题后，不要急着修改。要思考推测可能的原因，想清楚后把这些可能的原因都用debug pin或者chipscope引出来。 4. 注意复用已有的debug pin。很多时候，在测试过程中产生了一大堆测试信号，但是时间一长就忘了复用。实际上，当一个问题产生的时候，通过反复观察已有的debug-pin或许足以发现问题根源，而无需再引出新的pin，并浪费时间去综合和PAR。5. 仿真加时序足矣。数字电路在时钟同步的设计原则下，其功能通过simulation就可以验证。simulation的结果和PAR后产生的FPGA-image完全等价。当然FPGA也要遵循同样的设计原则：即时钟同步。所以对于PAR的结果首先就要确保其时钟同步的特性。体现为寄存器之间的path必须在一个时钟周期内完成。（当然有其他约束的例外。）同时要满足FPGA器件的setup和hold要求。一旦出现timing-error必须通过各种途径消除error，因为error的存在，意味着时钟同步的大前提已经被破坏，这时，simulation取得的结果和FPGA是不等价的，继续测试也毫无意义了。 6. 注意不可控的接口部分。FPGA内部的寄存器之间的timing完全可以通过PAR报告来确认是否有问题。但是和外界的接口部分却充满了疑问。我们一般通过假定的input-delay和output-delay来对接口部分进行约束。由于从一开始就施加的是假定的delay，所以即使没有timing-error，其结果也存在诸多疑问。以我正在进行的测试为例，模块内部loopback测试完全正常，但是一过cable，传到对方FPGA，则马上产生很多误码。由于simulation没有问题，所以必然是我们的某个假定出现了问题，尤其是时钟同步的假定会得不到满足。这时候，就要想尽一切办法，使接口也满足假定的条件，或者调整设计，将不理想的接口adapting成理想的接口。 7. 向直接上司汇报情况，寻求各种可能的许可。懒得向直接上司汇报情况时，万一出现进度或者结果不符，所有责任都需要本人承担。如果提前向上司汇报情况并取得许可，则一切后果都在可控范围内。比如，工作繁忙时又被派给新的任务，则不能一味逆来顺受。应该向上司说明困难，并提前想好一个可行的解决方案供上司参考。 8. 外部接口是最大障碍。如前所述，FPGA内部如果timing没有问题的话，一般和仿真结果是一致的，问题是外部的接口，包括cable连线等，不在我们确切控制的范围内，比如其延时特性在40Mhz下仍然正常，但是在80Mhz时可能出现不可预料的情况。所以应该尽量使用经过验证的“cable--frequency”组合。或者通过设备测量并确认外部接口的延时特性。这样可以进行有针对性的调整。我最近的教训就是花了整整一个月调整并测试内部的结构，但是仍然失败。结果发现由于cable的问题，80Mhz的信号（数据+使能+others）无法正常并行传输。如果换成40Mhz的信号就通过了。9. 综合PR后的结果要和代码等价。前面提到仿真加时序足矣，这里面的前提是PR的结果和原始代码要等价。为了确认这一点，就要把握syn和pr过程中的所有warning以及error，warning的内容不是完全可以忽略的。要特别关注综合报表中的以下内容：unused ports, removal of redundant logic, latch inference，simulation mismatch等等。在报表中输入关键字查找即可。
2015-05-13 10:49
