SystemVerilog是一种硬件描述和验证语言（HDVL），它基于IEEE1364-2001 Verilog硬件描述语言（HDL），并对其进行了扩展，包括扩充了 C语言 数据类型、结构、压缩和非
2022-12-08 10:35
"采用LabVIEW FPGA进行编程使得我们能够调整每一个脉冲的定时和功率，满足我们对于高速度和高精度的双重要求。"—— Michael Wiltberger, OptiMedica
2017-11-18 18:25
SystemVerilog“struct”表示相同或不同数据类型的集合。
2022-11-07 10:18
SystemVerilog中的句柄赋值和对象复制的概念是有区别的。
2022-11-21 10:32
部使用阻塞赋值方式，采用了隐式的全变量敏感列表。always_latch用于描述锁存器。FPGA设计中一般不建议使用锁存器。这样，三种进程对应三种场景，无论是设计者还是工具本身对电路意图都非常清晰。在Verilog中，只有always，换言之，这三种进程都能通过a
2023-10-26 10:05
SystemVerilog中多态能够工作的前提是父类中的方法被声明为virtual的。
2022-11-28 11:12
上一篇文章《暗藏玄机的SV随机化》介绍了SystemVerilog的各种随机化方法，本文将在其基础上引入SystemVerilog的随机约束方法（constraints）。通过使用随机约束，我们可以将随机限制在一定的空间内，有针对性地提高功能覆盖率。
2023-09-24 12:15
event是SystemVerilog语言中的一个强大特性，可以支持多个并发进程之间的同步。
2022-10-17 10:21
每个SystemVerilog网络类型都有特定的语义规则，这些规则会影响多个驱动程序的解析方式。虽然所有网络类型都表示硅行为，但并非所有网络类型都可以用标准ASIC和FPGA技术表示。表3-3列出了ASIC和FPGA
2022-05-09 09:26
谈到SystemVerilog，很多工程师都认为SystemVerilog仅仅是一门验证语言，事实上不只如此。传统的Verilog和VHDL被称为HDL（Hardware Description
2023-10-19 11:19
