"采用LabVIEW FPGA进行编程使得我们能够调整每一个脉冲的定时和功率，满足我们对于高速度和高精度的双重要求。"—— Michael Wiltberger, OptiMedica
2017-11-18 18:25
SystemVerilog“struct”表示相同或不同数据类型的集合。
2022-11-07 10:18
SystemVerilog中的句柄赋值和对象复制的概念是有区别的。
2022-11-21 10:32
部使用阻塞赋值方式，采用了隐式的全变量敏感列表。always_latch用于描述锁存器。FPGA设计中一般不建议使用锁存器。这样，三种进程对应三种场景，无论是设计者还是工具本身对电路意图都非常清晰。在Verilog中，只有always，换言之，这三种进程都能通过a
2023-10-26 10:05
上一篇文章《暗藏玄机的SV随机化》介绍了SystemVerilog的各种随机化方法，本文将在其基础上引入SystemVerilog的随机约束方法（constraints）。通过使用随机约束，我们可以将随机限制在一定的空间内，有针对性地提高功能覆盖率。
2023-09-24 12:15
event是SystemVerilog语言中的一个强大特性，可以支持多个并发进程之间的同步。
2022-10-17 10:21
谈到SystemVerilog，很多工程师都认为SystemVerilog仅仅是一门验证语言，事实上不只如此。传统的Verilog和VHDL被称为HDL（Hardware Description
2023-10-19 11:19
SystemVerilog casting意味着将一种数据类型转换为另一种数据类型。在将一个变量赋值给另一个变量时，SystemVerilog要求这两个变量具有相同的数据类型。
2022-10-17 14:35
作为逻辑工程师，在FPGA和数字IC开发和设计中，一般采用verilog，VHDL或SystemVerilog等作为硬件描述语言进行工程设计，将一张白板描绘出万里江山图景。
2023-09-04 10:10
本文分享一些SystemVerilog的coding guideline。
2023-11-22 09:17
