的10CL016E144C8目前尝试办法：①选择Cyclone4的器件，调用C4的PLL IP仿真，IP可以正常仿真；②更换Modelsim SE10.5（破解版），仿真c0输出高阻；③安装Quartus17.0-stand
2017-11-05 11:59
因为我要为10个信号进行倍频所以用了PLL，但一个PLL只有3个输出，所以我用了多个PLL，但一编译就出现如下错误 Error: Input clock "clk" cannot
2014-11-16 08:34
Initialize DDR speed = ****。 判断程序应该是卡死在其调用的KeyStone_PLL_init，请问该如何做，这样初始化的方法不对吗？ 程序编译通过，没有报错和警告，在0核上运行。
2018-06-21 12:38
请问CYCLONE V如何调用IP核使用器件中的PLL, quartusII软件中的MegaWizard Plug-In Manager中的ALTPLL是灰色的,13.0和13.1都是这样器件换成CYCLONE IV以后,ALTPLL不再是灰色,
2015-01-30 21:06
什么是PLL? PLL有什么作用？
2021-06-18 07:03
板子外部晶振是25M的，想让MCP跑到720M，问题如下： 1. 请问裸机程序CCS debug时如何启动PLL？ 2. temp = RD_MEM_32(CONTROL_STATUS) >
2018-06-21 00:31
使用的是IDF 4.4,esp32 s3配网后连上wifi，程序调用esp_restart()，会出现很多行（pll_cap_ext 10）这个日志，而且wifi连不上。
2023-02-10 08:13
怎么配置FPGA的pll倍频分频啊还有写程序时怎么调用，来大神帮帮忙谢谢了。
2016-05-24 16:39
在quartus上想修改软核PLL中设置，为什么打不开啊？想改一改PLL的分频，打不开pll核。如图
2017-02-02 16:10
使用的是IDF 4.4,esp32 s3配网后连上wifi，程序调用esp_restart()，会出现很多行（pll_cap_ext 10）这个日志，而且wifi连不上。
2023-03-08 07:48
