AD9510提供多路输出时钟分配功能，并集成一个片内锁相环(PLL)内核。它具有低抖动和低相位噪声特性，能够极大地提升数据转换器的时钟性能。4路独立的LVPECL时钟输出和4路
2025-04-15 11:41
AD9511提供多路输出时钟分配功能，并集成一个片内锁相环(PLL)内核。它具有低抖动和低相位噪声特性，能够极大地提升数据转换器的时钟性能。3路独立的LVPECL时钟输出和2路
2025-04-15 13:48
锁相环 （PLL） 电路存在于各种高频应用中，从简单的时钟清理电路到用于高性能无线电通信链路的本振 （LO），再到矢量网络分析仪 （VNA） 中的超快速开关频率合成器。本文解释了锁相环电路的一些构建模块，并参考了每种
2022-12-23 14:03
AD9573是一款高度集成的双路输出时钟发生器 ， 包括一个针对PCI-e应用而优化的片内PLL内核 。 整数N分频PLL设计基于ADI公司成熟的高性能、低抖动频率合成器系列 ， 可实现线路卡的较高性能 。 这款器件
2025-04-11 09:51
AD9577既提供一个多路输出时钟发生器功能，又带有两个片上锁相环内核PLL1和PLL2，专门针对网络时钟应用而优化。PLL设计基于ADI公司成熟的高性能、低抖动频率合成器产品系列，确保实现较高
2025-04-10 15:29
锁相环（PLL）电路是由压控振荡器（VCO）和鉴相器组成的反馈系统，振荡器信号跟踪施加的频率或相位调制信号是否具有正确的频率和相位。需要从固定低频率信号生成稳定的高输出频率时，或者需要频率快速变化时，都可以使用PLL
2020-10-06 14:43
当PLL参考时钟和PLL反馈时钟的频率和相位相匹配时，PLL则被称为是锁定状态。达到锁定状态所需的时间称为锁定时间，这是PLL设计最关键的参数之一。
2018-03-14 15:17
先用FPGA的外部输入时钟clk将FPGA的输入复位信号rst_n做异步复位、同步释放处理，然后这个复位信号输入PLL，同时将clk也输入PLL。设计的初衷是在PLL输出有效时钟之前，系统的其他部分都保持复位状态。
2020-03-29 17:19
多年来，微波频率生成给工程师带来了重大挑战，需要深入了解模拟、数字和射频 （RF） 以及微波电子学，特别是锁相环 （PLL） 和压控振荡器 （VCO） 集成电路 （IC） 组件，同时还需要可调谐滤波、宽带放大和增益均衡。
2022-12-20 15:54
本实验活动介绍锁相环(PLL)。PLL电路有一些重要的应用，例如信号调制/解调（主要是频率和相位调制）、同步、时钟和数据恢复，以及倍频和频率合成。在这项实验中，您将建立一个简单的PLL电路，让您对
2023-07-10 10:22
