Xilinx的Vivado采用原理图的设计方式，比较直观适合大型项目，我们自己的code都需要封装成user IP。这里主要介绍怎么把多个关联管脚合并成类似bus的大端口。
2017-09-15 16:54
作者：Aki Li在项目开发过程中，开发者出于保护核心算法的目的，希望将部分核心代码封装起来，使得其他使用者无法查看具体的代码实现细节，而不影响正常的调用。常见的思路是
2022-11-07 08:05
2020-11-09 14:50
2020-04-18 15:47
2020-04-23 14:56
，希望能带着大家一步一个脚印，脚踏实地的在Vivado和Modelsim两个主流的工具中完成Verilog的设计和验证。FPGA或Verilog的视频教程有很多了，但是能下功夫“陪着”初学者一行一行敲
2020-04-22 09:20
将单片机数码管显示驱动封装成一个函数，方便需要用到的时候直接调用1、数码管电路原理图2、数码管码表3、位选IO管脚定义4、延时函数5、动态显示一位数码管6、动态显示两位数码管7、动态显示三位数码管8
2022-01-24 06:21
了解一下Verilog代码的基本程序框架，这样可以让我们先对Verilog程序设计有一个整体的概念把握，进而在后续的Verilog语法学习中做到有的放矢。阅读本节时请着
2021-07-27 07:51
如题，求赐教，有没有什么软件或者插件能够让verilog 代码自动对齐啊？
2015-04-10 18:31
simulink仿真PID，并封装起来。 目标：使用Simulink基础模块搭建电流环的PI控制器，然后封装成Mask。1，PID基础知识 电机中使用的电流环Id\Iq是用来保持电流的恒定输出，一般都是...
2021-06-28 13:45
