锁定信号的上升沿是否与virtex-4 FPGA中DCM生成时钟的上升沿对齐？
2020-07-13 09:50
我需要在Virtex 5 xupv5-lx110t上从125 Mhz的频率获得32,73707 Mhz的时钟频率。为此，我想使用串联的3个DCM，具有不同的乘法M和分裂D
2018-10-23 10:33
請設計ADP1051 在音響擴大機上面，約莫1000W 但在輸出電源上需要雙電源並為正/負電 ，不知道有沒有雙電源設計可供參考 ?
2018-12-17 09:38
Virtex-5 - 通过DRP动态重新配置DCM的地址和值是什么？我有PLL的电子表格，但没有DCM的电子表格。
2020-06-16 16:25
嗨，我对Virtex-4中BRAM的工作频率有疑问。如果有人知道BRAM的最大工作频率是多少？提前致谢以上来自于谷歌翻译以下为原文hi, I have a question about
2018-10-10 11:53
，以便为Microblaze实现不同的periferal。我已经读过Spartan3 FPGA支持部分重配置，但我不知道它是否支持动态重配置，而Microblaze仍在使用中。有帮助吗？提前致谢缺口
2019-05-14 06:28
各位大大你好，請問如何設計導入儀電路且計算RLC數值。
2018-08-13 16:42
我是VHDL和FPGA的新手。我有Virtex-4板，125 MHz时钟。我需要为模数转换（ADC）模块生成31.25 MHz（分频125 MHz×4）的串行时钟（SCLK）。任何人都可以帮助
2020-05-25 08:53
您好 我想做一個利用ad9361本振來推動整個系統之設計 目前架構是打算先用FPGA純邏輯模擬SPI寫入 先驅動ad9361本振 利用這個40Mhz本振來跑系統之後再跑
2018-08-20 06:30
LabVIEW采集一測控系統的溫度，當該系統進入穩態后記錄穩態的溫度數據寫入報表，然後進入下一次測試。若穩態標準設為 “溫度在300s間變換小於1攝氏度”，請問如何來檢
2014-03-19 09:54
